JPH0777281B2 - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JPH0777281B2 JPH0777281B2 JP1341893A JP1341893A JPH0777281B2 JP H0777281 B2 JPH0777281 B2 JP H0777281B2 JP 1341893 A JP1341893 A JP 1341893A JP 1341893 A JP1341893 A JP 1341893A JP H0777281 B2 JPH0777281 B2 JP H0777281B2
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Description
【０００１】
【産業上の利用分野】本発明は、光通信装置や光制御装
置などにおいて光源として用いられる半導体レーザの製
造方法に関する。
置などにおいて光源として用いられる半導体レーザの製
造方法に関する。
【０００２】
【従来の技術】光通信用半導体レーザには、低いしきい
値電流で発振し、基本横モードを維持したまま高出力動
作をすることが望まれる。そのため、注入電流を活性層
に閉じこめて高い電流−光変換効率を得るために、種々
の素子構造が考案されてきた。また高速変調を可能にす
るため、寄生容量の低減された素子構造が必要であっ
た。代表的な構造は、活性層を含むダブルヘテロ（Ｄ
Ｈ）構造をメサエッチングし、電流ブロック構造で埋め
込んだ、埋め込みダブルヘテロ（ＢＨ）構造である。図
４（ａ）〜（ｃ）はその従来例を示す断面図である。い
ずれも、ｎ−ＩｎＰ基板１８の上にｎ−ＩｎＰクラッド
層７（図では、基板１８に含まれており、クラッド層７
として描いてない）、活性層６、ｐ−ＩｎＰクラッド層
５からなるＤＨ構造を幅約１．５μｍのストライプ状に
メサエッチングし、電流ブロック構造を埋め込む成長
し、さらに全面にｐ−ＩｎＰクラッド層１６、ｐ−Ｉｎ
ＧａＡｓ（Ｐ）コンタクト層１７を成長している。電流
ブロック構造として図４（ａ）、（ｃ）ではｐ−ＩｎＰ
ブロック層４、ｎ−ＩｎＰブロック層３からなるサイリ
スタ構造を用い、図４（ｂ）では半絶縁（ＳＩ）−Ｉｎ
Ｐブロック層１４を用いて容量の低減を図っている。図
４（ｃ）はＤＣ−ＰＢＨ構造と言われ、電流ブロック構
造の外側に活性層が残っており、ブロック層を流れるリ
ーク電流をさらに低減させた構造となっている。
値電流で発振し、基本横モードを維持したまま高出力動
作をすることが望まれる。そのため、注入電流を活性層
に閉じこめて高い電流−光変換効率を得るために、種々
の素子構造が考案されてきた。また高速変調を可能にす
るため、寄生容量の低減された素子構造が必要であっ
た。代表的な構造は、活性層を含むダブルヘテロ（Ｄ
Ｈ）構造をメサエッチングし、電流ブロック構造で埋め
込んだ、埋め込みダブルヘテロ（ＢＨ）構造である。図
４（ａ）〜（ｃ）はその従来例を示す断面図である。い
ずれも、ｎ−ＩｎＰ基板１８の上にｎ−ＩｎＰクラッド
層７（図では、基板１８に含まれており、クラッド層７
として描いてない）、活性層６、ｐ−ＩｎＰクラッド層
５からなるＤＨ構造を幅約１．５μｍのストライプ状に
メサエッチングし、電流ブロック構造を埋め込む成長
し、さらに全面にｐ−ＩｎＰクラッド層１６、ｐ−Ｉｎ
ＧａＡｓ（Ｐ）コンタクト層１７を成長している。電流
ブロック構造として図４（ａ）、（ｃ）ではｐ−ＩｎＰ
ブロック層４、ｎ−ＩｎＰブロック層３からなるサイリ
スタ構造を用い、図４（ｂ）では半絶縁（ＳＩ）−Ｉｎ
Ｐブロック層１４を用いて容量の低減を図っている。図
４（ｃ）はＤＣ−ＰＢＨ構造と言われ、電流ブロック構
造の外側に活性層が残っており、ブロック層を流れるリ
ーク電流をさらに低減させた構造となっている。
【０００３】こうした構造は当初は液相エピタキシャル
成長（ＬＰＥ）法で開発されたが、近年は大面積成長が
可能な、有機金属気相成長（ＭＯＶＰＥまたはＭＯＣＶ
Ｄ）法などの気相成長法で作製されるようになってき
た。また薄膜成長が可能な気相成長法の特徴を生かし
た、多重量子井戸（ＭＱＷ）構造を活性層に用いた素子
も開発され、種々の素子特性の改善が実現されてきた。
成長（ＬＰＥ）法で開発されたが、近年は大面積成長が
可能な、有機金属気相成長（ＭＯＶＰＥまたはＭＯＣＶ
Ｄ）法などの気相成長法で作製されるようになってき
た。また薄膜成長が可能な気相成長法の特徴を生かし
た、多重量子井戸（ＭＱＷ）構造を活性層に用いた素子
も開発され、種々の素子特性の改善が実現されてきた。
【０００４】しかし、いずれの製造方法を用いても、Ｄ
Ｈ構造のメサエッチングにおけるメサ幅のばらつきの問
題があった。特に大面積ウエハをそのまま用いて素子製
造を行う場合、エッチングのばらつきによって活性層幅
が一定にならず、発振波長などの素子特性の不均一性が
課題となっていた。
Ｈ構造のメサエッチングにおけるメサ幅のばらつきの問
題があった。特に大面積ウエハをそのまま用いて素子製
造を行う場合、エッチングのばらつきによって活性層幅
が一定にならず、発振波長などの素子特性の不均一性が
課題となっていた。
【０００５】この課題を解決するために、選択成長を用
いた素子製造方法が提案された（特願平３−０６７４９
８）。本方法では半導体基板表面に形成された、２本の
成長阻止ストライプマスクに挟まれた領域に選択的にＤ
Ｈ構造を成長することにより、高い活性層幅均一性を得
ることが可能となる。素子構造を図４（ｄ）に示すよう
に、ｎ−ＩｎＰ基板１８の上にｎ−ＩｎＰクラッド層
７、活性層６、ｐ−ＩｎＰクラッド層５からなるＤＨ構
造を選択成長し、活性層幅が約１．５μｍのリッジ構造
を形成した後、リッジ構造を覆うようにｐ−ＩｎＰクラ
ッド層１６、ｐ−ＩｎＧａＡｓ（Ｐ）コンタクト層１７
を選択成長し、リッジ領域上にｐ側電極３１を形成して
半導体レーザ構造としている。
いた素子製造方法が提案された（特願平３−０６７４９
８）。本方法では半導体基板表面に形成された、２本の
成長阻止ストライプマスクに挟まれた領域に選択的にＤ
Ｈ構造を成長することにより、高い活性層幅均一性を得
ることが可能となる。素子構造を図４（ｄ）に示すよう
に、ｎ−ＩｎＰ基板１８の上にｎ−ＩｎＰクラッド層
７、活性層６、ｐ−ＩｎＰクラッド層５からなるＤＨ構
造を選択成長し、活性層幅が約１．５μｍのリッジ構造
を形成した後、リッジ構造を覆うようにｐ−ＩｎＰクラ
ッド層１６、ｐ−ＩｎＧａＡｓ（Ｐ）コンタクト層１７
を選択成長し、リッジ領域上にｐ側電極３１を形成して
半導体レーザ構造としている。
【０００６】
【発明が解決しようとする課題】図４（ｄ）の構造はメ
サエッチングを用いないで製造できる。そこで、本図の
構造には、大面積ウエハを用いても活性層幅などの素子
寸法が高い均一性で制御できるという特徴があった。し
かし、活性層脇の電流狭搾構造がＩｎＰのｐｎホモ接合
からなっているから、電流注入量を高くした時のリーク
電流が増大するという欠点があった。このため、光出力
の飽和が生じやすく、高出力特性に弱点があった。また
ｐｎ接合における寄生容量のために素子の容量を低くで
きず、２．４Ｇｂ／ｓ以上の高速動作が困難であるとい
う難点もあった。このため、選択成長の特徴を生かしつ
つ、電流狭搾構造の導入や素子容量の低減を実現する素
子製造方法が必要とされていた。
サエッチングを用いないで製造できる。そこで、本図の
構造には、大面積ウエハを用いても活性層幅などの素子
寸法が高い均一性で制御できるという特徴があった。し
かし、活性層脇の電流狭搾構造がＩｎＰのｐｎホモ接合
からなっているから、電流注入量を高くした時のリーク
電流が増大するという欠点があった。このため、光出力
の飽和が生じやすく、高出力特性に弱点があった。また
ｐｎ接合における寄生容量のために素子の容量を低くで
きず、２．４Ｇｂ／ｓ以上の高速動作が困難であるとい
う難点もあった。このため、選択成長の特徴を生かしつ
つ、電流狭搾構造の導入や素子容量の低減を実現する素
子製造方法が必要とされていた。
【０００７】
【課題を解決するための手段】本発明は、表面に電流狭
搾構造を形成した半導体基板の導波領域において、前記
電流狭搾構造をストライプ状に除去して溝を形成した
後、前記溝に接して形成した２本の成長阻止ストライプ
マスクを用いて、半導体クラッド層を前記溝を平坦に埋
め込むように成長し、さらに引き続いて半導体活性層お
よび半導体クラッド層を連続して成長する工程を含むこ
とを特徴とする半導体レーザの製造方法である。前記電
流狭搾構造は、互いに異なる導電型の少なくとも２つの
半導体層を積層した構造か、又は半絶縁性半導体層から
構成することができる。
搾構造を形成した半導体基板の導波領域において、前記
電流狭搾構造をストライプ状に除去して溝を形成した
後、前記溝に接して形成した２本の成長阻止ストライプ
マスクを用いて、半導体クラッド層を前記溝を平坦に埋
め込むように成長し、さらに引き続いて半導体活性層お
よび半導体クラッド層を連続して成長する工程を含むこ
とを特徴とする半導体レーザの製造方法である。前記電
流狭搾構造は、互いに異なる導電型の少なくとも２つの
半導体層を積層した構造か、又は半絶縁性半導体層から
構成することができる。
【０００８】
【作用】図５にＭＯＶＰＥによる埋め込み形状の断面を
示す。（１００）ＩｎＰ基板にＳｉＯ2 などの成長阻止
ストライプマスクを［０１１］方向に形成した後、エッ
チングにより基板に垂直な溝を形成してＩｎＰの埋め込
み成長を行うと、初めは［１００］方向に比べて成長速
度の遅い（１１１）Ｂ面が側部に形成され、次第に（１
００）面が支配的になることにより、ほぼ平坦な（１０
０）面で溝を平坦に埋め込むことが可能である。さらに
成長を続けると、再び（１１１）Ｂ面が側面に形成さ
れ、平坦な（１００）面が形成される。こうして、従来
と同様にＤＨ構造をリッジ状に形成することができる。
示す。（１００）ＩｎＰ基板にＳｉＯ2 などの成長阻止
ストライプマスクを［０１１］方向に形成した後、エッ
チングにより基板に垂直な溝を形成してＩｎＰの埋め込
み成長を行うと、初めは［１００］方向に比べて成長速
度の遅い（１１１）Ｂ面が側部に形成され、次第に（１
００）面が支配的になることにより、ほぼ平坦な（１０
０）面で溝を平坦に埋め込むことが可能である。さらに
成長を続けると、再び（１１１）Ｂ面が側面に形成さ
れ、平坦な（１００）面が形成される。こうして、従来
と同様にＤＨ構造をリッジ状に形成することができる。
【０００９】この現象を利用して、始めに基板上に電流
ブロック層を成長しておいてから溝を形成し、その溝を
クラッド層で埋め込むことにより、選択成長活性層を有
する半導体レーザ構造に電流狭搾構造を導入することが
可能となる。特に溝の外側には電流ブロック層の上にＤ
Ｈ構造を積層することになり、図４（ｃ）のＤＣ−ＰＢ
Ｈ構造と同様の電流狭搾性に優れた構造が製作できる。
ブロック層を成長しておいてから溝を形成し、その溝を
クラッド層で埋め込むことにより、選択成長活性層を有
する半導体レーザ構造に電流狭搾構造を導入することが
可能となる。特に溝の外側には電流ブロック層の上にＤ
Ｈ構造を積層することになり、図４（ｃ）のＤＣ−ＰＢ
Ｈ構造と同様の電流狭搾性に優れた構造が製作できる。
【００１０】一方、半絶縁性基板（ＳＩ基板）上にコン
タクト層および半絶縁半導体ブロック層（ＳＩブロック
層）を積層してから半絶縁半導体ブロック層をエッチン
グして溝を形成し、ＤＨ構造を溝上に成長すれば、きわ
めて低容量の素子を製作できる。
タクト層および半絶縁半導体ブロック層（ＳＩブロック
層）を積層してから半絶縁半導体ブロック層をエッチン
グして溝を形成し、ＤＨ構造を溝上に成長すれば、きわ
めて低容量の素子を製作できる。
【００１１】なお溝の形成にあたってはＩｎＧａＡｓＰ
などのエッチングストップ層を用いることにより深さの
制御が可能であり、溝の形状も、塩酸系エッチャントを
用いれば、サイドエッチングなしに制御性よく垂直に形
成できる。
などのエッチングストップ層を用いることにより深さの
制御が可能であり、溝の形状も、塩酸系エッチャントを
用いれば、サイドエッチングなしに制御性よく垂直に形
成できる。
【００１２】
【実施例】図１は、本発明の半導体レーザ製造方法の実
施例を表す工程図であり、図の（ａ），（ｂ）及び
（ｃ）は各工程で形成される構造の断面を示す。結晶成
長は減圧ＭＯＶＰＥ法で行った。まず（１００）ｐ−Ｉ
ｎＰ基板１にｐ−ＩｎＰバッファ層（図には表示されて
いない）、ｐ−ＩｎＧａＡｓＰエッチングストップ層２
（λg ＝１．３μｍ、ｐ＝５×１０17ｃｍ-3、層厚５０
ｎｍ）、ｎ−ＩｎＰブロック層３（ｎ＝１×１０18ｃｍ
-3、層厚１μｍ）、ｐ−ＩｎＰブロック層４（ｐ＝７×
１０17ｃｍ-3、層厚１μｍ）を成長した後、表面にＳｉ
Ｏ2 膜２１（膜厚１００ｎｍ）を成膜し、幅１．５μｍ
の開口部を３００μｍ間隔で［０１１］方向に形成し
た。次に塩酸系エッチャントを用いて、ｐ−ＩｎＰブロ
ック層４およびｎ−ＩｎＰブロック層３を選択的にエッ
チングして溝部２２を形成した。この時、溝の側壁は垂
直な面が形成された。また溝の底部はＩｎＧａＡｓＰエ
ッチングストップ層２が露出して平坦な（１００）面と
なった（図１（ａ））。
施例を表す工程図であり、図の（ａ），（ｂ）及び
（ｃ）は各工程で形成される構造の断面を示す。結晶成
長は減圧ＭＯＶＰＥ法で行った。まず（１００）ｐ−Ｉ
ｎＰ基板１にｐ−ＩｎＰバッファ層（図には表示されて
いない）、ｐ−ＩｎＧａＡｓＰエッチングストップ層２
（λg ＝１．３μｍ、ｐ＝５×１０17ｃｍ-3、層厚５０
ｎｍ）、ｎ−ＩｎＰブロック層３（ｎ＝１×１０18ｃｍ
-3、層厚１μｍ）、ｐ−ＩｎＰブロック層４（ｐ＝７×
１０17ｃｍ-3、層厚１μｍ）を成長した後、表面にＳｉ
Ｏ2 膜２１（膜厚１００ｎｍ）を成膜し、幅１．５μｍ
の開口部を３００μｍ間隔で［０１１］方向に形成し
た。次に塩酸系エッチャントを用いて、ｐ−ＩｎＰブロ
ック層４およびｎ−ＩｎＰブロック層３を選択的にエッ
チングして溝部２２を形成した。この時、溝の側壁は垂
直な面が形成された。また溝の底部はＩｎＧａＡｓＰエ
ッチングストップ層２が露出して平坦な（１００）面と
なった（図１（ａ））。
【００１３】次に、ＳｉＯ2 膜２１を、溝の両端から幅
５μｍの領域のみをストライプ状に残して除去し、ｐ−
ＩｎＰクラッド層５（ｐ＝７×１０17ｃｍ-3、層厚２μ
ｍ）、５つの層でなるＩｎＧａＡｓ井戸層（層厚７ｎ
ｍ）およびＩｎＧａＡｓＰバリア層（λg ＝１．３μ
ｍ、層厚１０ｎｍ）並びにＩｎＧａＡｓＰガイド層（λ
g＝１．３μｍ、層厚１００ｎｍ）からなるＭＱＷ活性
層６、ｎ−ＩｎＰクラッド層７（ｎ＝１×１０18ｃ
ｍ-3、層厚０．３μｍ）を選択成長した。上記の層厚は
ＳｉＯ2 膜２１に挟まれた導波領域での値である。ま
た、各層は導波領域で格子整合するよう予め設定された
条件で成長された。活性層６は基板１の表面と同一平面
上に形成され、界面は平坦であり、ｎ−ＩｎＰクラッド
層７で薄く覆われた。またマスクとの境界部において、
（１１１）Ｂファセットが形成された（図１（ｂ））。
５μｍの領域のみをストライプ状に残して除去し、ｐ−
ＩｎＰクラッド層５（ｐ＝７×１０17ｃｍ-3、層厚２μ
ｍ）、５つの層でなるＩｎＧａＡｓ井戸層（層厚７ｎ
ｍ）およびＩｎＧａＡｓＰバリア層（λg ＝１．３μ
ｍ、層厚１０ｎｍ）並びにＩｎＧａＡｓＰガイド層（λ
g＝１．３μｍ、層厚１００ｎｍ）からなるＭＱＷ活性
層６、ｎ−ＩｎＰクラッド層７（ｎ＝１×１０18ｃ
ｍ-3、層厚０．３μｍ）を選択成長した。上記の層厚は
ＳｉＯ2 膜２１に挟まれた導波領域での値である。ま
た、各層は導波領域で格子整合するよう予め設定された
条件で成長された。活性層６は基板１の表面と同一平面
上に形成され、界面は平坦であり、ｎ−ＩｎＰクラッド
層７で薄く覆われた。またマスクとの境界部において、
（１１１）Ｂファセットが形成された（図１（ｂ））。
【００１４】最後にＳｉＯ2 膜２１を除去し、全面にｎ
−ＩｎＰクラッド層８（ｎ＝１×１０18ｃｍ-3、層厚
１．２μｍ）およびｎ−ＩｎＧａＡｓコンタクト層９
（ｎ＝４×１０18ｃｍ-3、層厚０．３μｍ）を成長し、
基板側にｐ側電極３１、成長層側にｎ側電極３２を形成
してレーザ構造とした（図１（ｃ））。
−ＩｎＰクラッド層８（ｎ＝１×１０18ｃｍ-3、層厚
１．２μｍ）およびｎ−ＩｎＧａＡｓコンタクト層９
（ｎ＝４×１０18ｃｍ-3、層厚０．３μｍ）を成長し、
基板側にｐ側電極３１、成長層側にｎ側電極３２を形成
してレーザ構造とした（図１（ｃ））。
【００１５】得られた素子を共振器長３００μｍにへき
開し、ジャンクションダウンでマウントして評価した。
発振波長は約１．５５μｍであった。しきい値電流の平
均値は８．４ｍＡ、スロープ効率は０．２３Ｗ／Ａであ
り、５０ｍＷ以上の光出力が安定して得られた。図４
（ｄ）の従来構造では３０〜４０ｍＷの範囲の光出力に
とどまっており、本発明の電流狭搾構造による効果が確
認できた。
開し、ジャンクションダウンでマウントして評価した。
発振波長は約１．５５μｍであった。しきい値電流の平
均値は８．４ｍＡ、スロープ効率は０．２３Ｗ／Ａであ
り、５０ｍＷ以上の光出力が安定して得られた。図４
（ｄ）の従来構造では３０〜４０ｍＷの範囲の光出力に
とどまっており、本発明の電流狭搾構造による効果が確
認できた。
【００１６】次に第２の実施例として、図２に工程を示
す半導体レーザを作製した結果について記す。まず（１
００）ＳＩ−ＩｎＰ基板１０に、ｎ−ＩｎＧａＡｓＰエ
ッチングストップ層１１（λg ＝１．３μｍ、ｎ＝１×
１０18ｃｍ-3、層厚５０ｎｍ）、ｎ−ＩｎＰコンタクト
層１２（ｎ＝２×１０18ｃｍ-3、層厚１μｍ）、ｎ−Ｉ
ｎＧａＡｓＰコンタクト層１３（λg ＝１．３μｍ、ｎ
＝５×１０18ｃｍ-3、層厚１００ｎｍ）、ＳＩ−ＩｎＰ
ブロック層１４（Ｆｅドープ、抵抗率１×１０9 Ω・ｃ
ｍ、層厚２μｍ）、アンドープＩｎＰスペーサ層１５
（ｎ＝１×１０14ｃｍ-3、層厚０．２μｍ）を成長した
後、表面にＳｉＯ2 膜２１（膜厚１００ｎｍ）を成膜
し、幅１．５μｍの開口部を３００μｍ間隔で［０１
１］方向に形成した。次に塩酸系および硫酸系エッチャ
ントを用いて、ｎ−ＩｎＧａＡｓＰエッチングストップ
層１１の上まで選択的にエッチングして溝部２２を形成
した（図２（ａ））。
す半導体レーザを作製した結果について記す。まず（１
００）ＳＩ−ＩｎＰ基板１０に、ｎ−ＩｎＧａＡｓＰエ
ッチングストップ層１１（λg ＝１．３μｍ、ｎ＝１×
１０18ｃｍ-3、層厚５０ｎｍ）、ｎ−ＩｎＰコンタクト
層１２（ｎ＝２×１０18ｃｍ-3、層厚１μｍ）、ｎ−Ｉ
ｎＧａＡｓＰコンタクト層１３（λg ＝１．３μｍ、ｎ
＝５×１０18ｃｍ-3、層厚１００ｎｍ）、ＳＩ−ＩｎＰ
ブロック層１４（Ｆｅドープ、抵抗率１×１０9 Ω・ｃ
ｍ、層厚２μｍ）、アンドープＩｎＰスペーサ層１５
（ｎ＝１×１０14ｃｍ-3、層厚０．２μｍ）を成長した
後、表面にＳｉＯ2 膜２１（膜厚１００ｎｍ）を成膜
し、幅１．５μｍの開口部を３００μｍ間隔で［０１
１］方向に形成した。次に塩酸系および硫酸系エッチャ
ントを用いて、ｎ−ＩｎＧａＡｓＰエッチングストップ
層１１の上まで選択的にエッチングして溝部２２を形成
した（図２（ａ））。
【００１７】次に、ＳｉＯ2 膜２１を、溝の両端から幅
１０μｍの領域のみをストライプ状に残して除去し、ｎ
−ＩｎＰクラッド層７（ｎ＝１×１０18ｃｍ-3、層厚
３．１μｍ）、５つの層でなるＩｎＧａＡｓ井戸層（層
厚７ｎｍ）５層およびＩｎＧａＡｓＰバリア層（λg ＝
１．３μｍ、層厚１０ｎｍ）並びにＩｎＧａＡｓＰガイ
ド層（λg ＝１．３μｍ、層厚１００ｎｍ）からなるＭ
ＱＷ活性層６、ｐ−ＩｎＰクラッド層５（ｐ＝７×１０
17ｃｍ-3、層厚０．３μｍ）を選択成長して溝の上部に
導波領域となるリッジ構造を形成した（図２（ｂ））。
１０μｍの領域のみをストライプ状に残して除去し、ｎ
−ＩｎＰクラッド層７（ｎ＝１×１０18ｃｍ-3、層厚
３．１μｍ）、５つの層でなるＩｎＧａＡｓ井戸層（層
厚７ｎｍ）５層およびＩｎＧａＡｓＰバリア層（λg ＝
１．３μｍ、層厚１０ｎｍ）並びにＩｎＧａＡｓＰガイ
ド層（λg ＝１．３μｍ、層厚１００ｎｍ）からなるＭ
ＱＷ活性層６、ｐ−ＩｎＰクラッド層５（ｐ＝７×１０
17ｃｍ-3、層厚０．３μｍ）を選択成長して溝の上部に
導波領域となるリッジ構造を形成した（図２（ｂ））。
【００１８】続いて、リッジ構造に接した側のＳｉＯ2
膜２１を幅２．５μｍにわたって除去し、ｐ−ＩｎＰク
ラッド層１６（ｎ＝７×１０17ｃｍ-3、層厚１．２μ
ｍ）およびｐ−ＩｎＧａＡｓコンタクト層１７（ｐ＝１
×１０19ｃｍ-3、層厚０．２μｍ）をリッジ構造を覆う
ように選択成長した（図２（ｃ））。そして、導波領域
を中心として幅３０μｍの領域にＳｉＯ2 膜２１を形成
して、残りの領域をｎ−ＩｎＧａＡｓＰコンタクト層１
３の表面が露出するようにエッチングした。露出したｎ
−ＩｎＧａＡｓＰコンタクト層１３の表面にｎ側電極３
２を形成し、導波領域上のｐ−ＩｎＧａＡｓコンタクト
層１７の表面に窓を開けて、ｐ側電極３１を形成した
（図３）。
膜２１を幅２．５μｍにわたって除去し、ｐ−ＩｎＰク
ラッド層１６（ｎ＝７×１０17ｃｍ-3、層厚１．２μ
ｍ）およびｐ−ＩｎＧａＡｓコンタクト層１７（ｐ＝１
×１０19ｃｍ-3、層厚０．２μｍ）をリッジ構造を覆う
ように選択成長した（図２（ｃ））。そして、導波領域
を中心として幅３０μｍの領域にＳｉＯ2 膜２１を形成
して、残りの領域をｎ−ＩｎＧａＡｓＰコンタクト層１
３の表面が露出するようにエッチングした。露出したｎ
−ＩｎＧａＡｓＰコンタクト層１３の表面にｎ側電極３
２を形成し、導波領域上のｐ−ＩｎＧａＡｓコンタクト
層１７の表面に窓を開けて、ｐ側電極３１を形成した
（図３）。
【００１９】共振器長３００μｍで評価した素子の直列
抵抗は約６Ω、容量は約２ｐＦと低かった。３０素子を
測定して、しきい値電流は平均６ｍＡ、最大光出力は平
均４０ｍＷであった。変調帯域は平均で１２ＧＨｚと高
い値が得られた。このように本発明により、高速変調に
適した半導体レーザが良好な均一性で得られることが確
認された。なおここではＳＩ−ＩｎＰ基板を用いたが、
通常のｎ−ＩｎＰ基板を用いてｎ側電極を基板側に形成
しても、１０ＧＨｚ程度の変調帯域が得られる。
抵抗は約６Ω、容量は約２ｐＦと低かった。３０素子を
測定して、しきい値電流は平均６ｍＡ、最大光出力は平
均４０ｍＷであった。変調帯域は平均で１２ＧＨｚと高
い値が得られた。このように本発明により、高速変調に
適した半導体レーザが良好な均一性で得られることが確
認された。なおここではＳＩ−ＩｎＰ基板を用いたが、
通常のｎ−ＩｎＰ基板を用いてｎ側電極を基板側に形成
しても、１０ＧＨｚ程度の変調帯域が得られる。
【００２０】
【発明の効果】以上に説明したように、本発明の半導体
レーザの製造方法によれば、均一性に優れた選択成長に
よる活性層に電流狭搾構造を備え付けた素子の作製が可
能である。そこで、本発明の方法を利用すれば高出力特
性や高速応答特性に優れた素子が高い歩留まりで得られ
る。
レーザの製造方法によれば、均一性に優れた選択成長に
よる活性層に電流狭搾構造を備え付けた素子の作製が可
能である。そこで、本発明の方法を利用すれば高出力特
性や高速応答特性に優れた素子が高い歩留まりで得られ
る。
【図１】本発明による半導体レーザの製造方法の一例を
示した工程図である。
示した工程図である。
【図２】本発明による半導体レーザの製造方法の別の一
例を示した工程図である。
例を示した工程図である。
【図３】図２の方法により製造された半導体レーザの断
面図である。
面図である。
【図４】従来の方法により製造したＤＨ構造半導体レー
ザ例を示した断面図である。
ザ例を示した断面図である。
【図５】半導体基板に形成した溝に半導体の結晶成長を
したときにおける結晶成長の様子を概念的に示す断面図
である。
したときにおける結晶成長の様子を概念的に示す断面図
である。
１ ｐ−ＩｎＰ基板 ２ ｐ−ＩｎＧａＡｓＰエッチングストップ層 ３ ｎ−ＩｎＰブロック層 ４ ｐ−ＩｎＰブロック層 ５ ｐ−ＩｎＰクラッド層 ６ 活性層 ７ ｎ−ＩｎＰクラッド層 ８ ｎ−ＩｎＰクラッド層 ９ ｎ−ＩｎＧａＡｓコンタクト層 １０ ＳＩ−ＩｎＰ基板 １１ ｎ−ＩｎＧａＡｓＰエッチングストップ層 １２ ｎ−ＩｎＰコンタクト層 １３ ｎ−ＩｎＧａＡｓＰコンタクト層 １４ ＳＩ−ＩｎＰブロック層 １５ ＩｎＰスペーサ層 １６ ｐ−ＩｎＰクラッド層 １７ ｐ−ＩｎＧａＡｓコンタクト層 ２１ ＳｉＯ2 膜 ２２ 溝部 ３１ ｐ側電極 ３２ ｎ側電極
Claims (3)
- 【請求項１】 表面に電流狭搾構造を形成した半導体基
板の導波領域において、前記電流狭搾構造をストライプ
状に除去して溝を形成した後、前記溝に接して形成した
２本の成長阻止ストライプマスクを用いて、半導体クラ
ッド層を前記溝を平坦に埋め込むように成長し、さらに
引き続いて半導体活性層および半導体クラッド層を連続
して成長する工程を含むことを特徴とする半導体レーザ
の製造方法。 - 【請求項２】 電流狭搾構造が、導電型の互いに異なる
少なくとも２つの半導体層を積層してなることを特徴と
する請求項１に記載の半導体レーザの製造方法。 - 【請求項３】 電流狭搾構造が、半絶縁性半導体層を含
んでなることを特徴とする請求項１に記載の半導体レー
ザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341893A JPH0777281B2 (ja) | 1993-01-29 | 1993-01-29 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341893A JPH0777281B2 (ja) | 1993-01-29 | 1993-01-29 | 半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232492A JPH06232492A (ja) | 1994-08-19 |
| JPH0777281B2 true JPH0777281B2 (ja) | 1995-08-16 |
Family
ID=11832590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341893A Expired - Lifetime JPH0777281B2 (ja) | 1993-01-29 | 1993-01-29 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777281B2 (ja) |
-
1993
- 1993-01-29 JP JP1341893A patent/JPH0777281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232492A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960206 |