JPH0774606A

JPH0774606A - 半導体装置の配線方式

Info

Publication number: JPH0774606A
Application number: JP5179207A
Authority: JP
Inventors: Takayuki Kawahara; 尊之河原; Jun Eto; 潤衛藤; Yoshinobu Nakagome; 儀延中込; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-20
Filing date: 1993-07-20
Publication date: 1995-03-17
Anticipated expiration: 2019-07-14
Also published as: JP3543336B2

Abstract

(57)【要約】【目的】終端抵抗による消費電流の増大と信号レベル
の低下を回避し、ＬＳＩを接続するシステムの省電力化
と高信頼化を図る。【構成】半導体装置間の伝送線上に、終端電圧を有す
る終端抵抗を接続して、信号の反射を防止する半導体装
置の配線方式において、出力信号レベルの変化時に、反
射防止に必要な時間だけ、終端抵抗を伝送線に接続する
終端抵抗接続回路や、電流を消費させる信号を符号化し
て伝送する符号化回路や、複数の終端抵抗群から適切な
値のものを動的に選択して伝送線に接続する選択回路等
を設ける構成とし、終端抵抗の電流消費を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置間で伝送さ
れる信号の反射を防止するために、伝送媒体（以下、伝
送線と記載）に終端抵抗を設けた半導体装置の接続技術
に係わり、特に、終端抵抗に流れる電流を効率良く制御
して、信号の伝送時における消費電力を低下させるのに
好適な半導体装置の配線方式に関するものである。

【０００２】

【従来の技術】近年、ＭＰＵ（マイクロプロセッシング
ユニット）の性能向上に伴い、プッロセッサの動作周波
数が５０ＭＨｚ（メガヘルツ）を超えることが現実のも
のとなりつつある。このような高い周波数を扱うＬＳＩ
（大規模集積回路）実装ボードにおいては、これまで広
く使われてきたＴＴＬ（トランジスタトランジスタロジ
ック）を用いた配線方式では、リンギングや反射等のた
めに対応できない。これらの高い周波数を扱うために、
近年、ＤＲＡＭ（ダイナミックラム）を含むＬＳＩシス
テムでは、終端抵抗を持ち、かつ、低振幅な配線方式の
採用が本格化してきた。

【０００３】このような配線方式として、例えば、「１
９９２年インターナショナルソリッドステートサーキッ
トコンファランス、ダイジェストオブテクニカルペーパ
ー」の第５８〜５９頁（１９９２，Ｉｎｔｅｒｎａｔｉ
ｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ，ＤｉｇｅｓｔｏｆＴｅｃｈ
ｎｉｃａｌＰａｐｅｒｓ，ｐｐ．５８−５９）で提案
された技術がある。この配線方式をＤＲＡＭに適用した
例を図１５に示す。尚、以下の説明では、図面において
記号にオ−バ−ラインを付けて表したコンプリメンタリ
信号は、記号の前に／を付けて表し、また、特に断らな
い限り、端子名を表す記号は、同時に配線名や信号名も
兼ね、電源の場合はその電圧値も兼ねるものとする。

【０００４】図１５は、従来の半導体装置の配線方式の
一構成例を示すブロック図である。本例において、クロ
ックＣＬＫで制御されるＤＲＡＭチップ１５１の入出力
信号は、伝送線１５３を介して他のＤＲＡＭチップ又は
ＭＰＵ１５２に伝えられる。伝送線１５３は、終端電源
ＶＴＴに接続された終端抵抗ＲＴにより両端が終端され
ている。ＤＲＡＭチップ１５１は、図示していないメモ
リセルとこれを制御する論理回路（図中、Ｋ１と記載）
１５４、および、入出力回路（図中、ＤＤと記載）１５
５で構成され、信号線Ｉ１で、メモリセルを制御する論
理回路１５４と入出力回路１５５との信号の授受を行
う。入出力回路１５５は、出力ｎチャネルＭＯＳトラン
ジスタ（図中、Ｍ１と記載し、以下、ｎＭＯＳトランジ
スタと記載）１５６とコンパレータ（図中、ＯＰと記
載）１５７、および、これらを制御する入出力制御回路
（図中、Ｄ１と記載）１５８により構成されている。伝
送線１５３上の信号電圧は、終端抵抗ＲＴを流れる電流
ＩＴＴと終端抵抗ＲＴの抵抗値との積で示され、電流Ｉ
ＴＴは、ｎＭＯＳトランジスタ１５６のゲートＮ１の電
圧により変化する。次に、回路動作を図１６を用いて示
す。

【０００５】図１６は、図１５における半導体装置の配
線方式の動作例を示すタイミングチャートである。本図
に示した出力データとは、メモリセルから読み出されて
出力される信号の論理表現である。メモリセルを制御す
る図１５の論理回路１５４では、この出力データに従
い、クロックＣＬＫに同期して信号線Ｉ１に信号を出力
する。この信号は、出力データが「１」の時は高レベル
であり、「０」の時は低レベルである。そして、このレ
ベルは１サイクル中保持され、このような信号をノンリ
ターンゼロ（ＮＲＺ）信号と言う。

【０００６】この信号線Ｉ１の信号に従い、図１５の入
出力制御回路１５８により、図１５のｎＭＯＳトランジ
スタ１５６が駆動され、出力データが「１」の時は低レ
ベル、「０」の時は高レベルの信号を、図１５のｎＭＯ
Ｓトランジスタ１５６のゲートＮ１に出力する。このた
め、出力データが「０」の時は、図１５において、ｎＭ
ＯＳトランジスタ１５６がオンし、終端電源ＶＴＴから
の電流が、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６
を介して流れる。このためノードＯ１の出力レベルは、
この電流の増加量と図１５の終端抵抗ＲＴの抵抗値との
積で決まる値だけ低くなる。反対に、出力データが
「１」の時は、図１５のｎＭＯＳトランジスタ１５６が
オフし、ノードＯ１の出力レベルはＶＴＴレベルとな
る。このようにして出力データに対応した信号がノード
Ｏ１に出力される。

【０００７】この方式によれば、低振幅な信号の反射な
どを抑えることができ、動作周波数５０ＭＨｚ以上のＬ
ＳＩボードの実現も可能となる。また、出力データが
「１」のときには、図１５の終端抵抗ＲＴには電流が流
れないので、消費電流を軽減することができる。しかし
ながら、この半導体装置の配線方式では、出力データ
「０」が連続すると、図１５において、終端電源ＶＴＴ
から、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６を介
して電流が連続的に流れるので消費電流が増大する。特
に、ＬＳＩの出力ピンは多数あるので、この電流量は非
常に大きくなる。また、出力「０」レベルの低下をまね
き、伝送線上の信号変化が大きくなり、高速伝送ができ
なくなる恐れもある。

【０００８】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、終端電源に接続された終端抵抗
による電流消費を十分には低減することができない点と
出力信号のローレベルの低下をまねく恐れがある点であ
る。本発明の目的は、これら従来技術の課題を解決し、
多数の出力ピンを有する半導体装置を接続してなるシス
テムの省電力化と信号伝送の高信頼化を可能とする半導
体装置の配線方式を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の配線方式は、（１）半導体装
置間の伝送線上に、終端電圧を有する終端抵抗を接続
し、信号の反射を防止する半導体装置の配線方式におい
て、半導体装置から出力される信号レベルの変化時に、
信号の反射防止に必要な時間だけ終端抵抗を伝送線に接
続して、伝送線を終端電圧に終端させる終端抵抗接続回
路を設けることを特徴とする。また、（２）上記（１）
に記載の半導体装置の配線方式において、終端抵抗接続
回路は、半導体装置のローレベル信号と同じ電圧値の終
端電圧を有する第１の終端抵抗と、半導体装置のハイレ
ベル信号と同じ電圧値の終端電圧を有する第１の終端抵
抗と、半導体装置の出力信号と第１の終端抵抗の終端電
圧との比較により、半導体装置の出力信号のローレベル
からハイレベルの変化を検知して、信号の反射防止に必
要な時間だけ、第１の終端抵抗を伝送線に接続する第１
の終端抵抗接続回路と、半導体装置の出力信号と第２の
終端抵抗の終端電圧との比較により、半導体装置の出力
信号のハイレベルからローレベルの変化を検知して、信
号の反射防止に必要な時間だけ、第２の終端抵抗を伝送
線に接続する第２の終端抵抗接続回路とを具備すること
を特徴とする。また、（３）上記（１）、もしくは、
（２）のいずれかに記載の半導体装置の配線方式におい
て、終端抵抗接続回路は、半導体装置から出力される信
号レベルの変化時に、信号の反射防止に必要な時間だ
け、終端抵抗の抵抗値を、終端電圧による電流を通さな
い高抵抗値から、伝送線の特性インピーダンスと同じ抵
抗値に変化させることを特徴とする。また、（４）半導
体装置間の伝送媒体上に、信号の反射を防止するための
終端電圧を有する終端抵抗を接続してなり、半導体装置
は、出力する信号レベルに対応して終端電圧による終端
抵抗への電流の流れを制御し、この終端抵抗に流れる電
流値と終端抵抗値との積からなる電圧変化を、半導体装
置の信号として伝送線を介して伝送する半導体装置の配
線方式において、半導体装置内に、伝送の対象となる信
号を、終端抵抗に流れる電流量を低減するように符号化
する符号化回路と、伝送線を介して受信した他の半導体
装置で符号化された信号を復号化する復号化回路とを設
け、終端抵抗に流れる電流値と終端抵抗値との積からな
る電圧を、圧縮された信号レベルに対応して変化させる
ことを特徴とする。また、（５）上記（１）から（３）
のいずれかに記載の半導体装置の配線方式において、半
導体装置内に、上記（４）に記載の符号化回路と復号化
回路を設け、この符号化回路で符号化した信号レベルの
変化時に、終端抵抗の接続制御を行なうことを特徴とす
る。また、（６）上記（４）、もしくは、（５）のいず
れかに記載の半導体装置の配線方式において、符号化回
路は、連続する信号を圧縮し、復号化回路は、この圧縮
された信号を伸長することを特徴とする。また、（７）
上記（１）から（６）のいずれかに記載の半導体装置の
配線方式において、伝送線の特性インピーダンスを測定
する測定部と、この測定部で測定した伝送線の特性イン
ピーダンスとのマッチングを取るのに最適な抵抗値の抵
抗を、予め用意された抵抗群から選択して、伝送線に接
続する抵抗接続部とを設けることを特徴とする。

【００１０】

【作用】本発明においては、伝送線上の信号レベルが変
化する時にのみ、伝送線に終端抵抗を接続して反射を抑
える。このことにより、信号の変化時以外は、終端抵抗
には電流が流れないため、電流消費を低減することがで
きる。また、信号がＮＲＺ信号でないように符号化する
ことにより、同じ出力データが続いても出力信号を変化
させて、電流が流れ続けることを回避し、電流消費を低
減することができる。また、半導体装置の使用状況に応
じて、最適な値の終端抵抗を自動的に選択して接続す
る。このことにより、実際のＬＳＩの大きな製造ばらつ
きや使用条件により必要以上の電流が流れることを回避
することができる。

【００１１】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の半導体装置の配線方式の本
発明に係わる構成の第１の実施例を示すブロック図であ
る。本例は、本発明の思想概念を示すものであり、本図
において、１は終端抵抗と本発明に係わる終端抵抗接続
回路を具備する終端回路（図中、ＲＤと記載）、２、３
はＤＲＡＭチップ、４は信号を伝送する伝送線、５は信
号を入出力する入出力回路（図中、ＤＤと記載）であ
る。本例において、終端回路１は、ＤＲＡＭチップ２の
入出力回路５からの出力Ｏ１が切り換わる時のみ、伝送
線４の特性インピーダンスと同じ抵抗値となり、それ以
外は、高抵抗となる。このことにより、終端回路１に
は、信号の遷移時のみ終端電源ＶＴＴから電流が流れ、
その他の期間は電流が流れない。その結果、消費電力の
低減ができる。

【００１２】ＤＲＡＭチップ２の入出力回路５の信号レ
ベルは、専用の電源（電圧ＶＯＨ、ＶＯＬ）ＶＯＨ１、
ＶＯＬ１で決める。この電源ＶＯＨ１、ＶＯＬ１は、Ｄ
ＲＡＭチップ２の外部から印加しても良いし、ＤＲＡＭ
チップ２の内部で発生させても良い。終端回路１は、Ｄ
ＲＡＭチップ２の外に設けても、ＤＲＡＭチップ２内に
設けても良く、また、伝送線４の両端に設けても、一端
だけでも良い。また、多少、終端回路１の特性は悪くな
るが、分散して配置しても良い。この終端回路１の構成
によって、伝送線４は、１対１の伝送となったり、いわ
ゆるバス形式となったりする。このように構成すれば、
終端電源ＶＴＴから終端回路１に流れる電流は、ノード
Ｏ１の出力レベルが変化する時のみとなるので低消費電
流となる。次の図２、３を用いて、本発明の半導体装置
の配線方式の詳細な構成と動作の説明を行なう。

【００１３】図２は、本発明の半導体装置の配線方式の
本発明に係わる構成の第２の実施例を示すブロック図で
ある。本図において、１１、１２が終端回路（図中、Ｒ
Ｄと記載）であり、終端回路１１は、抵抗ＲＴ１１、Ｒ
１１と、ｎＭＯＳトランジスタＭＴ１１、および、コン
デンサＣ１１とからなる。また、終端回路１２は、抵抗
ＲＴ１２、Ｒ１２とｐＭＯＳトランジスタＭＴ１２、お
よび、コンデンサＣ１２とからなる。尚、終端回路１１
において、抵抗ＲＴ１１とｎＭＯＳトランジスタＭＴ１
１により本発明の第１の終端抵抗が構成され、抵抗Ｒ１
１とｎＭＯＳトランジスタＭＴ１１およびコンデンサＣ
１１とにより、本発明の第１の終端抵抗接続回路が構成
されている。また、終端回路１２において、抵抗ＲＴ１
２とｐＭＯＳトランジスタＭＴ１２により本発明の第２
の終端抵抗が構成され、抵抗Ｒ１２とｐＭＯＳトランジ
スタＭＴ１２およびコンデンサＣ１２とにより、本発明
の第２の終端抵抗接続回路が構成されている。

【００１４】終端回路１１の終端電圧はＶＯＬであり、
終端回路１２の終端電圧はＶＯＨである。尚、抵抗ＲＴ
１１、ＲＴ１２の抵抗値は、ｎＭＯＳトランジスタＭＴ
１１、ｐＭＯＳトランジスタＭＴ１２がオンした時の抵
抗と合わせて伝送線４の特性インピーダンスと同じ値に
なるように決める。また、伝送線４にはＤＲＡＭチップ
１やＭＰＵチップが必要に応じて接続される。本例で示
すように、通常の終端用の抵抗ＲＴ１１、ＲＴ１２に、
ＭＯＳトランジスタとコンデンサおよび抵抗を加えた構
成で、ＤＲＡＭチップ２からの信号レベルの変化に対応
した終端抵抗の接続制御を行なうことができる。

【００１５】以下、図３を用いて、終端回路１１、１２
の動作例を説明する。図３は、図２における半導体装置
の配線方式の本発明に係わる動作例を示すタイミングチ
ャートである。まず、図２のＤＲＡＭチップ２のノード
Ｏ１の出力レベルは、低レベル（ＶＯＬ）とする。この
時、図２の終端回路１１においては、ｎＭＯＳトランジ
スタＭＴ１１のゲートノードＮＲ１１の電圧がＶＯＬ、
かつ、抵抗ＲＴ１１と接続しているソースの電圧もＶＯ
Ｌであるため、ｎＭＯＳトランジスタＭＴ１１はオフし
ている。このため、大きな電流（ＩＴＴ１）は流れな
い。また、図２の終端回路１２においても、ｐＭＯＳト
ランジスタＭＴ１２のゲートノードＮＲ１２の電圧は高
レベル（ＶＯＨ）で、抵抗ＲＴ１２と接続しているソー
スの電圧もＶＯＨであるため、ｐＭＯＳトランジスタＭ
Ｔ１２はオフしており、大きな電流（ＩＴＴ２）は流れ
ない。

【００１６】次に、図２のＤＲＡＭチップ２のノードＯ
１の出力レベルが、ＶＯＬ（低レベル）からＶＯＨ（高
レベル）に切り換わると、図２の終端回路１１におい
て、ｎＭＯＳトランジスタＭＴ１１のゲートノードＮＲ
１１は、コンデンサＣ１１による容量結合で高レベルと
なる。このレベルが「ＶＯＬ＋ＶＴＨ」を越えると、図
２のｎＭＯＳトランジスタＭＴ１１がオンする。ここで
ＶＴＨは、図２のｎＭＯＳトランジスタＭＴ１１のしき
い値電圧である。これにより、図２における終端電源Ｖ
ＯＬと伝送線４の間には、ｎＭＯＳトランジスタＭＴ１
１のオン抵抗と抵抗ＲＴ１１の直列抵抗が現われる。す
なわち、図２の伝送線４は、この直列抵抗で終端される
ことになる。ノードＯ１の出力レベルがＶＯＬからＶＯ
Ｈに変化してしまうと、ゲートノードＮＲ１１の電荷
は、図２の終端抵抗Ｒ１１によってＶＯＬに向けて一定
の時定数で放電される。この放電中、ゲートノードＮＲ
１１の電位が「ＶＯＬ＋ＶＴＨ」よりも高い期間だけ、
図２の終端電源ＶＯＬの電流ＩＴＴ１が流れる。

【００１７】一方、図２の終端回路１２においても、ノ
ードＯ１の出力レベルが、ＶＯＬ（低レベル）からＶＯ
Ｈ（高レベル）に切り換わると、ｐＭＯＳトランジスタ
ＭＴ１２のゲートノードＮＲ１２は、コンデンサＣ１２
による容量結合でＶＯＨよりも上昇する。しかし、ソー
スの電圧がＶＯＨであるため、ｐＭＯＳトランジスタＭ
Ｔ１２はオフしたままである。ここで、ノードＯ１の出
力レベルが、ＶＯＨ（低レベル）からＶＯＬ（高レベ
ル）に切り換わると、図２の終端回路１２においては、
ｐＭＯＳトランジスタＭＴ１２のゲートＮＲ１２はコン
デンサＣ１２による容量結合で低レベルとなる。このレ
ベルが「ＶＯＨ−ＶＴＨ」を越えると、図２のｐＭＯＳ
トランジスタＭＴ１２がオンする。ここで、ＶＴＨは図
２のｐＭＯＳトランジスタＭＴ１２のしきい値電圧の絶
対値である。これにより、図２における終端電源ＶＯＨ
と伝送線４の間には、ｐＭＯＳトランジスタＭＴ１２の
オン抵抗と抵抗ＲＴ１２の直列抵抗が現われる。すなわ
ち、図２の伝送線４は、この直列抵抗で終端されること
になる。ノードＯ１の出力レベルがＶＯＨからＶＯＬに
変化してしまうと、ゲートノードＮＲ１２の電荷は、図
２の終端抵抗Ｒ１２によってＶＯＨに向けて一定の時定
数で放電される。この放電中、ゲートノードＮＲ１２の
電位が「ＶＯＨ−ＶＴＨ」よりも低い期間だけ、図２の
終端抵抗Ｒ１２に電流（ＩＴＴ）が流れる。

【００１８】一方、図２の終端回路１１では、ｎＭＯＳ
トランジスタＭＴ１１のゲートＮＲ１１は、コンデンサ
Ｃ１１による容量結合でＶＯＬよりも下降してしまう。
しかし、ソースの電圧がＶＯＬであるため、図２のｎＭ
ＯＳトランジスタＭＴ１１はオフしたままである。この
ように、終端電源からは、ノードＯ１の信号レベルが切
り換わる時のみしか電流が流れないので消費電流を小さ
くできる。また、流れる電流量を大幅に低減でき、安定
した終端電位を供給することができる。尚、本例では、
図２の終端回路１１の終端電圧をＶＯＬとし、ノードＯ
１の出力信号の低レベル（ＶＯＬ）と一致させている
が、ノードＯ１の出力信号の低レベル（ＶＯＬ）より
も、図２のｎＭＯＳトランジスタＭＴ１１がオンしすぎ
ない程度に高くしても構わない。例えば、「ＶＯＬ＋Ｖ
ＴＨ」よりもわずかに低いレベルとしてもよい。また、
図２の終端回路１２も同様であり、終端電圧をノードＯ
１の出力信号の高レベル（ＶＯＨ）よりも、図２のｐＭ
ＯＳトランジスタＭＴ１２がオンしすぎない程度に低く
しても構わない。

【００１９】図４は、本発明の半導体装置の配線方式の
本発明に係わる構成の第３の実施例を示すブロック図で
ある。本図において、２１、２２は終端回路（図中、Ｒ
Ｄと記載）であり、終端回路２１は、抵抗ＲＴ２１、Ｒ
２１と、ｎｐｎバイポーラトランジスタＱ２１と、コン
デンサＣ２１とからなる。同様に、終端回路２２は、抵
抗ＲＴ２２、Ｒ２２とｐｎｐバイポーラトランジスタＱ
２２、および、コンデンサＣ２２とからなる。尚、抵抗
ＲＴ２１、ＲＴ２２の抵抗値は、ｎｐｎバイポーラトラ
ンジスタＱ２１、Ｑ２２がオンした時の抵抗と合わせて
伝送線４の特性インピーダンスと同じ値になるように決
める。また、伝送線４にはＤＲＡＭチップ２やＭＰＵチ
ップが必要に応じて接続される。終端回路２１の終端電
圧はＶＯＬであり、終端回路２２の終端電圧はＶＯＨで
ある。本例で示すように、通常の終端用の抵抗ＲＴ２
１、ＲＴ２２に、バイポーラトランジスタとコンデン
サ、および、抵抗を加えた構成で、ＤＲＡＭチップ２か
らの信号レベルの変化に対応した終端抵抗の接続制御を
行なうことができる。

【００２０】以下、図５を用いて、終端回路２１、２２
の動作例を説明する。図５は、図４における半導体装置
の配線方式の本発明に係わる動作例を示すタイミングチ
ャートである。まず、図４のＤＲＡＭチップ２のノード
Ｏ１の信号レベルは、低レベル（ＶＯＬ）とする。この
時、図４の終端回路２１においては、ｎｐｎバイポーラ
トランジスタＱ２１のベースノードＮＲ２１の電圧はＶ
ＯＬとなっており、抵抗ＲＴ２１と接続しているエミッ
タの電圧もＶＯＬであるため、ｎｐｎバイポーラトラン
ジスタＱ２１はオフしている。このため、大きな電流
（ＩＴＴ１）は流れない。また、図４の終端回路２２に
おいては、ｐｎｐバイポーラトランジスタＱ２２のベー
スノードＮＲ２２の電圧は高レベル（ＶＯＨ）となって
おり、抵抗ＲＴ２２と接続しているエミッタの電圧もＶ
ＯＨであるため、ｐｎｐバイポーラトランジスタＱ２２
はオフしている。このため、ここでも大きな電流（ＩＴ
Ｔ２）は流れない。

【００２１】次に、図４のＤＲＡＭチップ２のノードＯ
１の信号レベルが、ＶＯＬ（低レベル）からＶＯＨ（高
レベル）に切り換わると、図４の終端回路２１におい
て、ｎｐｎバイポーラトランジスタＱ２１のベースノー
ドＮＲ２１は、コンデンサＣ２１による容量結合で高レ
ベルとなる。このレベルが「ＶＯＬ＋ＶＢＥ」を越える
と、図４のｎｐｎバイポーラトランジスタＱ２１がオン
する。ここでＶＢＥは、図４のｎｐｎバイポーラトラン
ジスタＱ２１のベース・エミッタ間オン電圧である。こ
れにより、図４における終端電源ＶＯＬと伝送線４の間
には、ｎｐｎバイポーラトランジスタＱ２１のオン抵抗
と抵抗ＲＴ２１の直列抵抗が現われる。すなわち、図４
の伝送線４は、この直列抵抗で終端されることになる。
ノードＯ１の信号レベルが変化してしまうと、ベースノ
ードＮＲ２１の電荷は、図４の抵抗Ｒ２１によって、Ｖ
ＯＬに向けて一定の時定数で放電される。この放電中、
ベースノードＮＲ２１の電位が「ＶＯＬ＋ＶＢＥ」より
も高い期間だけ、図４の終端電源ＶＯＬから電流（ＩＴ
Ｔ１）が流れる。

【００２２】一方、図４の終端回路２２においても、ノ
ードＯ１の信号レベルが、ＶＯＬ（低レベル）からＶＯ
Ｈ（高レベル）に切り換わると、ｐｎｐバイポーラトラ
ンジスタＱ２２のベースノードＮＲ２２は、コンデンサ
Ｃ２２による容量結合でＶＯＨよりも上昇する。しか
し、エミッタの電圧がＶＯＨであるため、ｐｎｐバイポ
ーラトランジスタＱ２２はオフしたままである。ここ
で、ノードＯ１の信号レベルがＶＯＨ（高レベル）から
ＶＯＬ（低レベル）に切り換わると、図４の終端回路２
２においては、ｐｎｐバイポーラトランジスタＱ２２の
ベースノードＮＲ２２は、コンデンサＣ２２による容量
結合で低レベルとなる。このレベルが「ＶＯＨ−ＶＢ
Ｅ」を越えると、図４のｐｎｐバイポーラトランジスタ
Ｑ２２がオンする。ここで、ＶＢＥは図４のｐｎｐバイ
ポーラトランジスタＱ２２のベース・エミッタ間オン電
圧である。

【００２３】これにより、図４における終端電源ＶＯＨ
と伝送線４の間には、ｐｎｐバイポーラトランジスタＱ
２２のオン抵抗と抵抗ＲＴ２２の直列抵抗が現われる。
すなわち、図４の伝送線４は、この直列抵抗で終端され
ることになる。ノードＯ１の信号レベルが変化してしま
うと、ベースノードＮＲ２２の電荷は、図４の抵抗Ｒ２
２によってＶＯＨに向けて一定の時定数で放電される。
この放電中、ベースノードＮＲ２２の電位が「ＶＯＨ−
ＶＢＥ」よりも低い期間だけ、終端電源から電流（ＩＴ
Ｔ１）が流れる。一方、図４の終端回路１１において
は、ｎｐｎバイポーラトランジスタＱ２１のベースノー
ドＮＲ２１は、コンデンサＣ２１による容量結合でＶＯ
Ｌよりも下降してしまう。しかし、エミッタの電圧がＶ
ＯＬであるため、図４のｎｐｎバイポーラトランジスタ
Ｑ２１はオフしたままである。

【００２４】このように、終端電源からは、ノードＯ１
の信号レベルが切り換わる時のみしか電流が流れないの
で消費電流を小さくすることができる。また、流れる電
流量を大幅に低減でき、終端電位を安定に供給すること
ができる。尚、本例では、図４の終端回路２１の終端電
圧をＶＯＬとし、ノードＯ１の信号の低レベル（ＶＯ
Ｌ）と一致させているが、ノードＯ１の信号の低レベル
（ＶＯＬ）よりも、図４のｎｐｎバイポーラトランジス
タＱ２１がオンしすぎない程度に高くしても構わない。
例えば、「ＶＯＬ＋ＶＢＥ」よりもわずかに低いレベル
としておいてもよい。また、図４の終端回路２２も同様
であり、終端電圧をノードＯ１の信号の高レベル（ＶＯ
ＬＨ）よりも、図４のｐｎｐバイポーラトランジスタＱ
２２がオンしすぎない程度に低くしても構わない。ただ
し、両者共にバイポーラトランジスタの飽和に注意して
決める。

【００２５】次に、本発明に係わる他の実施例の説明を
行なう。図６は、本発明の半導体装置の配線方式の本発
明に係わる構成の第３の実施例を示すブロック図であ
る。従来の半導体装置の配線方式における問題点の１つ
として、ＤＲＡＭチップが同一のデータを連続して出力
した場合、その期間中、終端電源から電流が流れ続け、
消費電力を増大させるという問題があった。本第３の実
施例では、ＤＲＡＭチップからの出力データを符号化す
ることにより、必ず、リターンゼロ（ＲＺ）信号として
出力し、終端電源から連続的に電流を流さない符号化回
路と復号化回路を具備したＤＲＡＭチップ３０を設けた
構成となっている。ＤＲＡＭチップ３０は、図示してい
ないメモリセルとそれを制御する論理回路（図中、Ｋ１
と記載）３１と、データの入出力回路（図中、ＤＤと記
載）３２からなり、この入出力回路３２は、出力トラン
ジスタ（図中、Ｍ１と記載）３３とコンパレータ（図
中、ＯＰと記載）３４、および、本発明に係わる符号化
回路（図中、Ｇ１と記載）３５と復号化回路（図中、Ｈ
１と記載）３６を具備した入出力制御回路（図中、Ｄ１
と記載）３７とにより構成されている。尚、伝送線４を
介してＤＲＡＭチップ３０と接続されるＤＲＡＭチップ
３０ａも同様な構成である。

【００２６】メモリセルから読み出された信号は、信号
線Ｓ１を通して、符号化回路３５に入力される。符号化
回路３５では、後述の図７、８で詳細を説明するよう
に、この信号をＲＺ信号として符号化し、出力トランジ
スタ３３に送る。これにより出力トランジスタ３３を駆
動し、伝送線４にデータを出力する。出力トランジスタ
３３のゲートノードＮ１は、毎クロックサイクルにＲＺ
信号が加わるので、終端電源ＶＴＴから連続的に電流が
流れることは無い。復号化回路３６は、後述の図９、１
０で詳細を説明するように、他のＤＲＡＭチップ３０ａ
で符号化された入力信号を取り込み、ノンリターンゼロ
（ＮＲＺ）信号に変換する。この信号は、信号線Ｙ１を
介して論理回路３１に入力される。

【００２７】本実施例では、符号化回路３５と復号化回
路３６を設けることにより、同じ信号が連続しても、大
きな直流電流が流れることは無い。尚、本例では、符号
化回路３５や復号化回路３６を独立した回路ブロックと
し、従来の回路構成に付加させる構成としたが、より効
果的にするために、読み出し回路や入力回路等と融合し
た構成としてもよい。また、本実施例は図面で示した入
出力の回路形式に特定するものではない。さらに、この
符号化は、従来のＤＲＡＭチップにおいて、非選択時に
出力をハイインピーダンスにすることとは異なり、デー
タを出力している時に、ＮＲＺ信号ではない符号化した
信号を出力するものである。

【００２８】図７は、図６におけるＤＲＡＭチップの符
号化回路部分の詳細な構成の具体例を示すブロック図で
ある。本例のＤＲＡＭチップ３０は、メモリセルアレー
（図中、ＭＡと記載）７０と、符号化回路（図中、Ｇ１
と記載）３５とを具備し、符号化回路３５は、イクスク
ルーシブＯＲ回路（図中、ＸＯＲと記載）７１と、Ｄ形
フリップフロップ回路（図中、ＤＦと記載）７２と、イ
ンバータ（図中、ＩＮと記載）７３からなり、メモリセ
ルアレー７０は、ワード線Ｗ、データ線対Ｄ、／Ｄ、そ
の交点の図中の円で示したメモリセルからなる。また、
図中のＹＳは、メモリセルアレー７０と読み出し回路
（図中、ＲＡと記載）７４を接続するｎＭＯＳトランジ
スタの制御信号である。また、図中のＣＬＫは、ＤＲＡ
Ｍチップ３０の１サイクルに等しい周波数のクロックで
あり、２ＣＬＫは、このクロックＣＬＫの２倍の周波数
のクロックである。読み出し回路７４によって、メモリ
セル信号が読み出され、ノードＳ１に出力される。符号
化回路３５では、２つのクロック（ＣＬＫ、２ＣＬＫ）
を用いて、信号線Ｓ１に出力されたメモリセル信号を符
号化し、出力トランジスタＭ１を駆動する。符号化回路
３５で符号化された信号は、出力データ「１」を、高レ
ベルから低レベルの変化で表し、「０」を低レベルから
高レベルへの変化で表す。このような構成のＤＲＡＭチ
ップ３０の動作を、次の図８を用いて説明する。

【００２９】図８は、図７におけるＤＲＡＭチップの本
発明に係わる符号化動作の一具体例を示すタイミングチ
ャートである。ノードＳ１には、クロックＣＬＫに同期
して、「１０１０００」の順にＮＲＺ信号が現われると
する。まず、ノードＳ１上の信号とクロックＣＬＫとで
イクスクルーシブＯＲ論理をとる。図７におけるイクス
クルーシブＯＲ回路７１の出力のノードＮＥ１には、両
者の論理が一致したときに、高レベルが現われる。この
ノードＮＥ１上の信号は、クロック２ＣＬＫが入力され
ている図７のＤ型フリップフロップ７２に入力され、半
周期遅れてデータ線（／Ｑ）から出力する。この出力信
号を、図７のインバータ７３を介して、図７の出力トラ
ンジスタ３３のゲートＮ１に入力する。これによって、
ノードＯ１に所望の信号を発生する。すなわち、図７の
ノードＯ１では、出力データ（Ｓ１）が「１」の場合
は、高レベルから低レベルへ変化する信号を、また、
「０」の場合は、低レベルから高レベルへ変化する信号
を得ることができる。

【００３０】従って、同じデータが連続するときには、
クロックＣＬＫと同じ周波数で位相がデータによって異
なる信号となり、１サイクル毎にデータが異なる場合に
は、クロックＣＬＫの半分の周波数の信号となる。この
ことにより、図７の終端抵抗ＲＴを流れる電流ＩＴＴ
は、同じ信号が連続する場合にも、従来例のように直流
電流が連続して流れることはなく、消費電力を小さくす
ることができる。このように、本実施例では、簡単な回
路を従来の構成に付加するだけで、符号化した信号を得
ることができる。尚、出力トランジスタが、ｐＭＯＳト
ランジスタであったり、ｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタのプッシュプルであったり、あるいは、
ＥＣＬインタフェ−スの場合も、本実施例は容易に拡張
できる。

【００３１】図９は、図６におけるＤＲＡＭチップの復
号化回路部分の詳細な構成の具体例を示すブロック図で
ある。本例のＤＲＡＭチップ３０ａは、メモリセルを含
む論理回路（図中、Ｋ１と記載）３１と、コンパレータ
（図中、ＯＰと記載）３４と、本発明に係わる復号化回
路（図中、Ｈ１と記載）３６とを具備し、この復号化回
路３６は、ＮＡＮＤ回路９１と、Ｄ形フリップフロップ
回路（図中、ＤＦと記載）９２と、インバータ（図中、
ＩＮと記載）９３からなり、コンパレータ３４には、参
照電圧Ｖｒｅｆも入力する。クロックＣＬＫは、このＤ
ＲＡＭチップ３０ａの１サイクルに等しい周波数のクロ
ックであり、クロック２ＣＬＫは、このクロックＣＬＫ
の２倍の周波数のクロックである。ノードＯ２上の符号
化された信号は、コンパレータ３４と信号線Ｘ１を通っ
てＤＲＡＭチップ３０ａ内部用の入力信号となる。復号
化回路３６では、２つのクロック（ＣＬＫ、２ＣＬＫ）
を用いて、信号線Ｘ１に出力された符号化された信号
を、ＮＲＺ信号に変換して、信号線Ｙ１に出力する。こ
のような構成のＤＲＡＭチップ３０ａの動作を、次の図
１０を用いて説明する。

【００３２】図１０は、図９におけるＤＲＡＭチップの
本発明に係わる復号化動作の一具体例を示すタイミング
チャートである。本例において、クロック２ＣＬＫはク
ロックＣＬＫの２倍の周波数である。図９のコンパレー
タ３４には、ノードＯ２上の符号化された信号が入力さ
れる。このノードＯ２の信号が、図９のコンパレータ３
４で参照電圧Ｖｒｅｆと比較され、信号線Ｘ１上に、本
図に示すような信号が現われる。一方、図９のインバー
タ回路９３とＮＡＮＤ回路９１には、それぞれ、クロッ
クＣＬＫとクロック２ＣＬＫが入力され、その結果、Ｎ
ＡＮＤ回路９１のノードＮＨ１には、本図に示すような
信号が現われる。すなわち、ノードＮＨ１には、クロッ
クＣＬＫと同じ周波数で、高レベルが１／４周期で、遅
延が１／４周期のパルスが作られる。これは、図９のＤ
型フリップフロップ３６のクロックとして入力される。
そして、図９のコンパレータ３４から信号線Ｘ１に出力
された信号は、図９のＤ型フリップフロップ９２のデー
タとして入力される。

【００３３】図９のＤ型フリップフロップ９２は、クロ
ック信号が高レベルの時にデータを取り込み、クロック
が低レベルの間、出力を保持する。本例では、クロック
信号は１／４周期だけ遅れているので、図９のＤ型フリ
ップフロップ９２に入力されるデータの１周期の前半の
状態を取り込み、それを次のサイクルまで保持する。従
って、高レベルから低レベルに変化するように符号化さ
れたデータは、高レベル信号に、また、低レベルから高
レベルに変化するように符号化されたデータは、低レベ
ル信号に復調される。このようにして、符号化された信
号はＮＲＺ信号に復調される。なお、回路構成によって
は、ＮＲＺ信号に変換する必要がない場合や、論理構成
上、変換機能が他の動作と兼ねられるような場合もあ
る。

【００３４】次に、他の符号信号に符号化する場合の例
を説明する。図１１は、図６におけるＤＲＡＭチップの
本発明に係わる符号化動作の他の具体例を示すタイミン
グチャートである。本例は、図６に示す半導体装置の配
線方式で用いる符号信号の例を示すものであり、出力デ
ータが「１０１０００１１」の順に出力されると仮定す
る。従来のＮＲＺ信号では、「０」が連続する時に、直
流成分が生じてしまう。これに対して、変換例１〜４に
示す例では、直流成分が存在しない。

【００３５】すなわち、変換例１では、連続したデータ
の関係に注目し、「１１」の信号の場合は位相を変えな
いで、クロックＣＬＫと同じ周波数の信号とし、また、
「１０」および「０１」の場合は、位相を信号の切り換
わりで反転させて、クロックＣＬＫと同じ周波数の信号
とし、さらに、「００」の信号の場合は、位相を変えな
いで、クロックＣＬＫとの半分の周波数の信号とする。
また、変換例２では、「１」にはクロックＣＬＫと同じ
周波数の信号を割り当て、「０」にはクロックＣＬＫの
半分の周波数の信号を割り当てる。これは、アナログ信
号の周波数変調（ＦＭ変調）に対応する。変換例３と変
換例４では、「０」が連続する時に、ＮＲＺ信号と同じ
ように、直流成分が存在するかのように見えるが、本例
では、信号の変化分だけを取り扱う方式である。すなわ
ち、変換例３では、ＮＲＺ信号の微分信号となってお
り、変換例４では、「１」のみを取り出して図のような
信号とする。

【００３６】尚、図６〜図１１で説明した方式に、図１
〜図５で示した出力の変化時に終端抵抗が見える方式を
適用することができる。しかも、この時、図１〜図５で
示した出力信号の高レベルと低レベルを決める電源であ
るＶＯＬ、ＶＯＨは必要とせず、構成がより簡単とな
り、さらに効果的である。次に、従来の半導体装置の配
線方式の他の問題点、すなわち、終端抵抗の値がＬＳＩ
の製造条件や、ＬＳＩの使用条件によって異なり、これ
によって、消費電流が増大してしまうという問題点を解
決する実施例の説明を、次の図１２、１３を用いて行な
う。

【００３７】図１２は、本発明の半導体装置の配線方式
の本発明に係わる構成の第４の実施例を示すブロック図
である。本図は、図６におけるＤＲＡＭチップ３０に、
伝送線の特性インピーダンスを測定する本発明に係わる
測定部としての設定部（図中、ＳＧ１と記載）１２３
と、最適なインピーダンスマッチングが取れる抵抗値の
抵抗を選択する本発明の抵抗接続部としての選択回路
（図中、ＳＳ１と記載）１２１およびレジスタ（図中、
ＲＧ１と記載）１２２とを設けたＤＲＡＭチップ４０の
構成を示すものである。本図において、Ｒ１〜Ｒｎは抵
抗のセットであり、それぞれ、出力ノードＯ１と終端電
源ＶＴＴにスイッチＳＷ１〜ＳＷｎを介して接続されて
いる。本例では、オンさせるスイッチＳＷ１〜ＳＷｎを
選択することにより、出力ノードＯ１と終端電源ＶＴＴ
間の抵抗値を変えることができる。本例では、レジスタ
１２２に、どのスイッチＳＷ１〜ＳＷｎをオンさせるか
を記憶させておき、この記憶内容に基づき、選択回路１
２１が、スイッチＳＷ１〜ＳＷｎを選択する。レジスタ
１２２は外部から書き換え可能であり、設定部１２３に
より書き換える。

【００３８】本実施例においては、終端抵抗値を、次の
ようにして決める。例えば、一定時間ごとにテストパル
スをノードＯ１に印加して、あるいは、ＤＲＡＭチップ
４０自身から発生し、ノードＯ１のリンギング量をオペ
アンプ等で検知し、設定部１２３により、これを最小に
するようにスイッチＳＷ１〜ＳＷｎをオンさせる。この
ことにより、ＬＳＩの製造条件や、次の図１３で示すよ
うにＬＳＩの使用条件に適した終端抵抗値を設定するこ
とができ、過度な電流が流れることを回避でき、電流の
消費を低減させることができる。尚、設定部１２３、レ
ジスタ１２２、選択回路１２１や抵抗Ｒ１〜Ｒｎ、およ
び、スイッチＳＷ１〜ＳＷｎは、全てをＤＲＡＭチップ
４０上に設けても、また、全てを別チップとしても、あ
るいは、部分的に分けても良い。

【００３９】図１３は、本発明の半導体装置の配線方式
の本発明に係わる構成の第５の実施例を示すブロック図
である。本図は、図１２におけるＤＲＡＭチップ４０の
終端抵抗値を、その使用条件で変更する例を示すもので
あり、伝送線４の両端にＤＲＡＭチップ４０を置く場合
（Ｍ１、Ｍｎ）は、スイッチＳＷをオンして、終端抵抗
値を伝送線４の特性インピーダンスと一致させ、途中に
置く場合（Ｍ２〜Ｍｎ−１）は、スイッチＳＷをオフし
て、終端抵抗を切り離しておく。このようにして、ＬＳ
Ｉの使用条件に適した終端抵抗値を設定することができ
る。

【００４０】図１４は、本発明の半導体装置の配線方式
を用いたシステムの構成例を示すブロック図である。本
図において、矢印は信号の流れを表わし、１４１は本発
明を用いたＤＲＡＭチップ等のメモリ装置（図中、Ｍと
記載）、１４２はシステム全体を制御する処理装置（図
中、ＭＰＵと記載）、１４３はリフレッシュアドレス発
生装置（図中、ＲＡＧと記載）、１４４は本発明を用い
たメモリ装置１４１部分の制御信号発生装置（図中、Ｔ
Ｃと記載）、１４５は処理装置１４２から送られてくる
アドレス信号と、リフレッシュアドレス発生装置１４３
から送られてくるリフレッシュアドレス信号とを切り換
えるセレクト装置（図中、ＳＬＣＴと記載）であり、ま
た、１４６はシステム内の他の装置（図中、ＰＦＹと記
載）であり、例えば、外部記憶装置や表示装置、あるい
は、数値演算装置等であり、無線回線を含む通信回線を
通して他の情報処理装置と接続される場合もある。

【００４１】また、ＤＡＴＡは処理装置１４２とメモリ
装置１４１との間でやりとりされるデ−タを表わし、Ａ
ｉｃは処理装置１４２で発生するアドレス信号を、Ａｉ
ｒはリフレッシュアドレス発生装置１４３で発生するリ
フレッシュアドレス信号を示し、Ａｉはセレクト装置１
４５で選択され、メモリ装置１４１に送られるアドレス
信号を示す。また、ＳＴは処理装置１４２からリフレッ
シュアドレス発生装置１４３に送られるステイタス信
号、ＢＳは制御信号発生装置１４４から処理装置１４２
へのビジイ信号である。さらに、ＳＥは制御信号発生装
置１４４から送られるセレクト装置１４５の起動をかけ
る信号であり、／ＲＡＳおよび／ＣＡＳはメモリ装置１
４１の起動をかける信号である。

【００４２】また、ＳＧは処理装置１４２とシステム内
の他の装置との信号のやりとりをまとめて表わした信号
群である。これらの信号は１対１で伝送される場合もあ
るし、バス形式で伝送される場合もある。メモリ装置１
４１としては、ＤＲＡＭの他に、ＳＲＡＭ（Ｓｔａｔｉ
ｃｓＲＡＭ、スタティックラム）やＥＥＰＲＯＭ（イ
ーイーピーロム）等も考えられる。この時はもちろんそ
れに応じた起動信号や制御信号が存在する。

【００４３】このようなシステムにおいて、例えば、処
理装置１４２とメモリ装置１４１との間でやりとりされ
るデ−タバス上に、信号の変化時のみに終端抵抗が見え
る図１〜図５に示した終端回路を設けたり、あるいは、
処理装置１４２とメモリ装置１４１上に、図６〜図１１
に示した符号化回路と復号化回路を設け、データのやり
とりをしたり、図１２、１３に示したように、終端抵抗
を最適な値に選ぶ機能を有したりすることができる。こ
れによって、本実施例で示した半導体装置の配線方式に
よれば、５０ＭＨｚ以上の動作周波数で信号をやりとり
しても、ノイズや反射を抑えて、かつ、低消費電流であ
るシステムを構成することができる。

【００４４】以上、図１〜図１４を用いて説明したよう
に、本実施例の半導体装置の配線方式では、信号が変化
する時のみ終端抵抗と接続して反射を抑えることによ
り、信号が変化する時のみしか電流が流れないため低消
費電流となる。また、信号がＮＲＺ信号で無いようにす
ることにより、同じ出力データが続いても、出力信号は
変化するため、電流が流れ続けることはなく、低消費電
流となる。さらに、ＬＳＩの使用条件等に合わせて、終
端に最適な値の終端抵抗を選択することにより、実際の
ＬＳＩの大きな製造ばらつきや使用条件によって必要以
上の電流が流れることによる消費電流の増大を回避する
ことできる。尚、各図の説明においても説明したよう
に、本発明は、図１〜図１４を用いて説明した実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能である。例えば、本実施例では、半
導体装置としてＤＲＡＭチップを用いた例で説明した
が、ＭＰＵなどに対しても同様に適用できる。

【００４５】

【発明の効果】本発明によれば、終端抵抗による終端電
源の消費電流の増大と出力レベルの低下を回避できるの
で、多数の出力ピンを有するＬＳＩを接続するシステム
の省電力化と高信頼化が可能である。

【図面の簡単な説明】

【図１】本発明の半導体装置の配線方式の本発明に係わ
る構成の第１の実施例を示すブロック図である。

【図２】本発明の半導体装置の配線方式の本発明に係わ
る構成の第２の実施例を示すブロック図である。

【図３】図２における半導体装置の配線方式の本発明に
係わる動作例を示すタイミングチャートである。

【図４】本発明の半導体装置の配線方式の本発明に係わ
る構成の第３の実施例を示すブロック図である。

【図５】図４における半導体装置の配線方式の本発明に
係わる動作例を示すタイミングチャートである。

【図６】本発明の半導体装置の配線方式の本発明に係わ
る構成の第３の実施例を示すブロック図である。

【図７】図６におけるＤＲＡＭチップの符号化回路部分
の詳細な構成の具体例を示すブロック図である。

【図８】図７におけるＤＲＡＭチップの本発明に係わる
符号化動作の一具体例を示すタイミングチャートであ
る。

【図９】図６におけるＤＲＡＭチップの復号化回路部分
の詳細な構成の具体例を示すブロック図である。

【図１０】図９におけるＤＲＡＭチップの本発明に係わ
る復号化動作の一具体例を示すタイミングチャートであ
る。

【図１１】図６におけるＤＲＡＭチップの本発明に係わ
る符号化動作の他の具体例を示すタイミングチャートで
ある。

【図１２】本発明の半導体装置の配線方式の本発明に係
わる構成の第４の実施例を示すブロック図である。

【図１３】本発明の半導体装置の配線方式の本発明に係
わる構成の第５の実施例を示すブロック図である。

【図１４】本発明の半導体装置の配線方式を用いたシス
テムの構成例を示すブロック図である。

【図１５】従来の半導体装置の配線方式の一構成例を示
すブロック図である。

【図１６】図１５における半導体装置の配線方式の動作
例を示すタイミングチャートである。

【符号の説明】

１終端回路２、３ＤＲＡＭチップ４伝送線５入出力回路１１、１２終端回路３０、３０ａＤＲＡＭチップ３１論理回路３２入出力回路３３出力トランジスタ３４コンパレータ３５符号化回路３６復号化回路３７入出力制御回路４０ＤＲＡＭチップ７０メモリセルアレー７１イクスクルーシブＯＲ回路７２Ｄ形フリップフロップ回路７３インバータ７４読み出し回路９１ＮＡＮＤ回路９２Ｄ形フリップフロップ回路９３インバータ１２１選択回路１２２レジスタ１２３設定部１４１メモリ装置１４２処理装置１４３リフレッシュアドレス発生装置１４４制御信号発生装置１４５セレクト装置１４６他の装置１５１ＤＲＡＭチップ１５２ＤＲＡＭチップ又はＭＰＵ１５３伝送線１５４論理回路１５５入出力回路１５６ｎＭＯＳトランジスタ１５７コンパレータ１５８入出力制御回路Ａｉアドレス信号Ａｉｃアドレス信号Ａｉｒリフレッシュアドレス信号ＢＳビジイ信号Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２コンデンサＣＬＫ、２ＣＬＫクロック／ＣＡＳ、／ＲＡＳ、ＳＥ起動をかける信号ＤＡＴＡデ−タＩ１信号線ＩＴＴ、ＩＴＴ１、ＩＴＴ２電流ＭＴ１１ｎＭＯＳトランジスタＭＴ１２ｐＭＯＳトランジスタＮ１ゲートＮＥ１、ＮＨ１ノードＮＲ１１、ＮＲ１２ゲートノードＮＲ２１、ＮＲ２２ベースノードＯ１、Ｏ２ノードＱ２１ｎｐｎバイポーラトランジスタＱ２２ｐｎｐバイポーラトランジスタ／Ｑデータ線Ｒ１〜Ｒｎ抵抗Ｒ１１、Ｒ１２、ＲＴ１１、ＲＴ１２抵抗Ｒ２１、Ｒ２２、ＲＴ２１、ＲＴ２２抵抗Ｓ１信号線ＳＧ信号群ＳＴステイタス信号ＳＷ、ＳＷ１〜ＳＷｎスイッチＶＯＨ、ＶＯＬ、ＶＴＴ終端電源ＶＯＨ１、ＶＯＬ１電源Ｖｒｅｆ参照電圧Ｘ１、Ｙ１信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体装置間の伝送媒体上に、終端電圧
を有する終端抵抗を接続し、信号の反射を防止する半導
体装置の配線方式において、上記半導体装置から出力さ
れる信号レベルの変化時に、上記信号の反射防止に必要
な時間だけ上記終端抵抗を上記伝送媒体に接続して、上
記伝送媒体を上記終端電圧に終端させる終端抵抗接続手
段を設けることを特徴とする半導体装置の配線方式。
【請求項２】請求項１に記載の半導体装置の配線方式
において、上記終端抵抗接続手段は、上記半導体装置の
ローレベル信号と同じ電圧値の終端電圧を有する第１の
終端抵抗と、上記半導体装置のハイレベル信号と同じ電
圧値の終端電圧を有する第１の終端抵抗と、上記半導体
装置の出力信号と上記第１の終端抵抗の終端電圧との比
較により、上記半導体装置の出力信号のローレベルから
ハイレベルの変化を検知して、上記信号の反射防止に必
要な時間だけ、上記第１の終端抵抗を上記伝送媒体に接
続する第１の終端抵抗接続手段と、上記半導体装置の出
力信号と上記第２の終端抵抗の終端電圧との比較によ
り、上記半導体装置の出力信号のハイレベルからローレ
ベルの変化を検知して、上記信号の反射防止に必要な時
間だけ、上記第２の終端抵抗を上記伝送媒体に接続する
第２の終端抵抗接続手段とを具備することを特徴とする
半導体装置の配線方式。
【請求項３】請求項１、もしくは、請求項２のいずれ
かに記載の半導体装置の配線方式において、上記終端抵
抗接続手段は、上記半導体装置から出力される信号レベ
ルの変化時に、上記信号の反射防止に必要な時間だけ、
上記終端抵抗の抵抗値を、上記終端電圧による電流を通
さない高抵抗値から、上記伝送媒体の特性インピーダン
スと同じ抵抗値に変化させることを特徴とする半導体装
置の配線方式。
【請求項４】半導体装置間の伝送媒体上に、信号の反
射を防止するための終端電圧を有する終端抵抗を接続し
てなり、上記半導体装置は、出力する信号レベルに対応
して上記終端電圧による上記終端抵抗への電流の流れを
制御し、該終端抵抗に流れる電流値と終端抵抗値との積
からなる電圧変化を、上記半導体装置の信号として上記
伝送媒体を介して伝送する半導体装置の配線方式におい
て、上記半導体装置内に、伝送の対象となる信号を、上
記終端抵抗に流れる電流量を低減するように符号化する
符号化手段と、上記伝送媒体を介して受信した他の半導
体装置で符号化された信号を復号化する復号化手段とを
設け、上記終端抵抗に流れる電流値と終端抵抗値との積
からなる電圧を、上記圧縮された信号レベルに対応して
変化させることを特徴とする半導体装置の配線方式。
【請求項５】請求項１から請求項３のいずれかに記載
の半導体装置の配線方式において、上記半導体装置内
に、請求項４に記載の符号化手段と復号化手段を設け、
該符号化手段で符号化した信号レベルの変化時に、上記
終端抵抗の接続制御を行なうことを特徴とする半導体装
置の配線方式。
【請求項６】請求項４、もしくは、請求項５のいずれ
かに記載の半導体装置の配線方式において、上記符号化
手段は、連続する信号を圧縮し、上記復号化手段は、該
圧縮された信号を伸長することを特徴とする半導体装置
の配線方式。
【請求項７】請求項１から請求項６のいずれかに記載
の半導体装置の配線方式において、上記伝送媒体の特性
インピーダンスを測定する測定手段と、該測定手段で測
定した上記伝送媒体の特性インピーダンスとのマッチン
グを取るのに最適な抵抗値の抵抗を、予め用意された抵
抗群から選択して、上記伝送媒体に接続する抵抗接続手
段とを設けることを特徴とする半導体装置の配線方式。