JPH077428A - コンパレータ回路及びａ／ｄコンバータ - Google Patents
コンパレータ回路及びａ／ｄコンバータInfo
- Publication number
- JPH077428A JPH077428A JP14802893A JP14802893A JPH077428A JP H077428 A JPH077428 A JP H077428A JP 14802893 A JP14802893 A JP 14802893A JP 14802893 A JP14802893 A JP 14802893A JP H077428 A JPH077428 A JP H077428A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- output
- circuit
- inverter
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 低消費電力化及び小型化を実現するＡ／Ｄコ
ンバータ、特にコンパレータ回路の構造を提供すること
を目的としている。 【構成】 インバータ出力をスイッチを介してスイッチ
ングコンパレータの入力側に正帰還させるパスを設けた
ことを特徴としており、この正帰還パスに設けられたス
イッチは、アナログ入力電圧と基準電圧との比較が開始
された後、一定時間後にオンされることを特徴としてい
る。特に、この発明に係るＡ／Ｄコンバータは、従来の
コンパレータ回路部分を上記コンパレータ回路８で構成
したことを特徴としている。
ンバータ、特にコンパレータ回路の構造を提供すること
を目的としている。 【構成】 インバータ出力をスイッチを介してスイッチ
ングコンパレータの入力側に正帰還させるパスを設けた
ことを特徴としており、この正帰還パスに設けられたス
イッチは、アナログ入力電圧と基準電圧との比較が開始
された後、一定時間後にオンされることを特徴としてい
る。特に、この発明に係るＡ／Ｄコンバータは、従来の
コンパレータ回路部分を上記コンパレータ回路８で構成
したことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ／ディジタ
ル変換器（以下、Ａ／Ｄコンバータという）に関し、特
に、アナログ入力電圧と各基準電圧とをそれぞれ比較す
るコンパレータ回路の構成に関するものである。
ル変換器（以下、Ａ／Ｄコンバータという）に関し、特
に、アナログ入力電圧と各基準電圧とをそれぞれ比較す
るコンパレータ回路の構成に関するものである。
【０００２】
【従来の技術】従来のＡ／Ｄコンバータ（ここでは、４
ビットＡ／Ｄコンバータについて説明する）は、図４に
示すように、高電位側基準電圧１（図中、ＶRTで示す）
と低電位側基準電圧２（図中、ＶRBで示す）、及び各基
準抵抗により予め決定された基準電圧を発生させる基準
電圧発生回路３を有し、この基準電圧発生回路３から出
力させる各基準電圧ごとにアナログ入力電圧ＡINとを比
較するために複数のコンパレータ回路４が用意されてい
る。
ビットＡ／Ｄコンバータについて説明する）は、図４に
示すように、高電位側基準電圧１（図中、ＶRTで示す）
と低電位側基準電圧２（図中、ＶRBで示す）、及び各基
準抵抗により予め決定された基準電圧を発生させる基準
電圧発生回路３を有し、この基準電圧発生回路３から出
力させる各基準電圧ごとにアナログ入力電圧ＡINとを比
較するために複数のコンパレータ回路４が用意されてい
る。
【０００３】そして、これらコンパレータ回路４では、
基準電圧とアナログ入力電圧ＡINとを比較し、例えばこ
の基準電圧の方がアナログ入力電圧ＡINよりも大きいと
信号レベル”１”を出力し、逆の場合には信号レベル”
０”を出力するように構成されており、これら各コンパ
レータ回路４の出力は不一致回路５にそれぞれ（同時
に）入力される。
基準電圧とアナログ入力電圧ＡINとを比較し、例えばこ
の基準電圧の方がアナログ入力電圧ＡINよりも大きいと
信号レベル”１”を出力し、逆の場合には信号レベル”
０”を出力するように構成されており、これら各コンパ
レータ回路４の出力は不一致回路５にそれぞれ（同時
に）入力される。
【０００４】この不一致検出回路５では、基準電圧とア
ナログ入力電圧ＡINの大小関係が逆転している基準電圧
区間（隣り合うコンパレータの出力が異なる箇所を検出
する回路であり、例えば図中ではピン番号Ｃ１３）を示
す信号（信号レベル”１”で示す）を検出しており、こ
の検出信号を図５に示すようなエンコーダ６により回路
（図示せず）に４ビットデータに変換したディジタルデ
ータ（エンコード出力）を出力している。なお、図５中
φe はエンコーダ１１を動作させるためのタイミングク
ロックである。
ナログ入力電圧ＡINの大小関係が逆転している基準電圧
区間（隣り合うコンパレータの出力が異なる箇所を検出
する回路であり、例えば図中ではピン番号Ｃ１３）を示
す信号（信号レベル”１”で示す）を検出しており、こ
の検出信号を図５に示すようなエンコーダ６により回路
（図示せず）に４ビットデータに変換したディジタルデ
ータ（エンコード出力）を出力している。なお、図５中
φe はエンコーダ１１を動作させるためのタイミングク
ロックである。
【０００５】特に、上記各コンパレータ回路４の構成を
図６（ａ）に示す。このコンパレータ回路４の構成は、
例えば「アナログＡＳＩＣ設計ハンドブック」（サイエ
ンスフォーラム、ｐｐ．９３−９４）、あるいは「日経
エレクトロニクス」（日経ＢＰ社、１９９０．６．２
５、Ｎｏ．５０３、ｐｐ．１２７−１２９）に示されて
いるように、２段のスイッチングコンパレータ４ａ、イ
ンバータ４ｂ及びラッチ回路４ｃから構成されている。
図６（ａ）に示す。このコンパレータ回路４の構成は、
例えば「アナログＡＳＩＣ設計ハンドブック」（サイエ
ンスフォーラム、ｐｐ．９３−９４）、あるいは「日経
エレクトロニクス」（日経ＢＰ社、１９９０．６．２
５、Ｎｏ．５０３、ｐｐ．１２７−１２９）に示されて
いるように、２段のスイッチングコンパレータ４ａ、イ
ンバータ４ｂ及びラッチ回路４ｃから構成されている。
【０００６】通常、スイッチングコンパレータを多段接
続するのは、例えば単一のスイッチングコンパレータで
は図７に示すように入力部分からホールドコンデンサ間
の電圧利得が−５〜−１０ｄＢ、インバータ部分の電圧
利得が２０〜３０ｄＢであるので、１段当たりの電圧利
得は１０〜２５ｄＢとなる。このため、十分な電圧利得
を得るためには多段接続で構成するのが有効だからであ
る。
続するのは、例えば単一のスイッチングコンパレータで
は図７に示すように入力部分からホールドコンデンサ間
の電圧利得が−５〜−１０ｄＢ、インバータ部分の電圧
利得が２０〜３０ｄＢであるので、１段当たりの電圧利
得は１０〜２５ｄＢとなる。このため、十分な電圧利得
を得るためには多段接続で構成するのが有効だからであ
る。
【０００７】また、インバータ４ｂを介してラッチ回路
４ｃを設けているのは、このコンパレータ回路４に入力
されるアナログ入力電圧ＡINと基準電圧との電位差が微
小である場合、インバータ４ｂの出力電圧が電源とＧＮ
Ｄ間の中間電位に止まるためこの時（消費電力が大き
い）、ラッチ回路４ｃを設けて出力電圧を電源側か、あ
るいはＧＮＤ側に振り分けるためである（このラッチ回
路４ｃによりリミッタ回路の機能を実現し、出力される
信号レベルが”０”か”１”をはっきりさせるためであ
るが、通常このように構成した場合、チップサイズが大
きくなる）。
４ｃを設けているのは、このコンパレータ回路４に入力
されるアナログ入力電圧ＡINと基準電圧との電位差が微
小である場合、インバータ４ｂの出力電圧が電源とＧＮ
Ｄ間の中間電位に止まるためこの時（消費電力が大き
い）、ラッチ回路４ｃを設けて出力電圧を電源側か、あ
るいはＧＮＤ側に振り分けるためである（このラッチ回
路４ｃによりリミッタ回路の機能を実現し、出力される
信号レベルが”０”か”１”をはっきりさせるためであ
るが、通常このように構成した場合、チップサイズが大
きくなる）。
【０００８】なお、図中のスイッチ部分の記号φS 、φ
R 、及びφLAは各スイッチの開閉を指示するためのクロ
ック信号である。
R 、及びφLAは各スイッチの開閉を指示するためのクロ
ック信号である。
【０００９】したがって、図６（ｂ）に示すようなタイ
ミングで、まずクロック信号φS により対応するスイッ
チがオンされると、コンパレータ回路４へアナログ入力
電圧ＡINが入力し、スイッチングコンパレータ４ａにお
けるホールドコンデンサＣ1の入力側（図面左側）にそ
の電位Ｖ１を与え、インバータ出力を正帰還させること
でインバータのしきい値電圧を上記ホールドコンデンサ
Ｃ1 の出力側（図面右側）に与える。
ミングで、まずクロック信号φS により対応するスイッ
チがオンされると、コンパレータ回路４へアナログ入力
電圧ＡINが入力し、スイッチングコンパレータ４ａにお
けるホールドコンデンサＣ1の入力側（図面左側）にそ
の電位Ｖ１を与え、インバータ出力を正帰還させること
でインバータのしきい値電圧を上記ホールドコンデンサ
Ｃ1 の出力側（図面右側）に与える。
【００１０】この時上記ホールドコンデンサＣ1 にはア
ナログ入力電圧とインバータのしきい値電圧の電圧差分
の電荷が蓄えられる。
ナログ入力電圧とインバータのしきい値電圧の電圧差分
の電荷が蓄えられる。
【００１１】続いてクロック信号φR により対応するス
イッチがオンされると（この時クロック信号φS に対応
するスイッチはオフされ、コンデンサＣ1 はホールド状
態になる）、すでに２段のスイッチングコンパレータ４
ａに保持されている電位と基準電圧（Ｖref とする）の
電位とが比較されるとともに、インバータ４ｂを介して
ラッチ回路４ｃにその比較された後の信号レベル（反転
情報）がロードされラッチされる。
イッチがオンされると（この時クロック信号φS に対応
するスイッチはオフされ、コンデンサＣ1 はホールド状
態になる）、すでに２段のスイッチングコンパレータ４
ａに保持されている電位と基準電圧（Ｖref とする）の
電位とが比較されるとともに、インバータ４ｂを介して
ラッチ回路４ｃにその比較された後の信号レベル（反転
情報）がロードされラッチされる。
【００１２】もし、Ｖ１＞Ｖref の状態をコンパレート
する場合は、スイッチングコンパレータ４ａの出力レベ
ルはＬ（ロウレベル）となり、インバータ４ｂを介して
出力された出力レベルＨ（ハイレベル）がラッチされる
ことになり、安定して不一致検出回路５に比較した状態
（Ｖ１＞Ｖref ）を示す信号が出力される。
する場合は、スイッチングコンパレータ４ａの出力レベ
ルはＬ（ロウレベル）となり、インバータ４ｂを介して
出力された出力レベルＨ（ハイレベル）がラッチされる
ことになり、安定して不一致検出回路５に比較した状態
（Ｖ１＞Ｖref ）を示す信号が出力される。
【００１３】一方、Ｖ１＜Ｖref の状態をコンパレート
する場合は、スイッチングコンパレータ４ａの出力レベ
ルはＨ（ハイレベル）となり、インバータ４ｂを介して
出力された出力レベルＬ（ロウレベル）がラッチされる
ことになり、安定して不一致検出回路５に比較した状態
（Ｖ１＞Ｖref ）を示す信号が出力される。
する場合は、スイッチングコンパレータ４ａの出力レベ
ルはＨ（ハイレベル）となり、インバータ４ｂを介して
出力された出力レベルＬ（ロウレベル）がラッチされる
ことになり、安定して不一致検出回路５に比較した状態
（Ｖ１＞Ｖref ）を示す信号が出力される。
【００１４】
【発明が解決しようとする課題】従来のコンパレータ回
路（図６）は以上のように、スイッチングコンパレー
タ、ラッチ回路等により構成しているが、微小な電位差
を検出するためには電圧利得を大きくすべく多段に構成
しなければならない（８ビットＡ／Ｄコンバータにおけ
るコンパレータ回路では少なくとも２段以上必要にな
る）。したがって、Ａ／Ｄコンバータを構成する場合、
多ビット化に応じて上記コンパレータ回路の数を多く
（多段に）しなければならず、チップサイズが大きくな
ってしまうという課題があった。
路（図６）は以上のように、スイッチングコンパレー
タ、ラッチ回路等により構成しているが、微小な電位差
を検出するためには電圧利得を大きくすべく多段に構成
しなければならない（８ビットＡ／Ｄコンバータにおけ
るコンパレータ回路では少なくとも２段以上必要にな
る）。したがって、Ａ／Ｄコンバータを構成する場合、
多ビット化に応じて上記コンパレータ回路の数を多く
（多段に）しなければならず、チップサイズが大きくな
ってしまうという課題があった。
【００１５】また、従来のコンパレータ回路におけるイ
ンバータを全帰還させた時に（クロック信号φS に対応
しているスイッチがオンの状態になっている）、このイ
ンバータの電源とＧＮＤ間が導通して消費電力が発生す
るが、このコンパレータ回路の数が多くなるにしたがっ
て、消費電力が飛躍的に大きくなってしまうという課題
があった。
ンバータを全帰還させた時に（クロック信号φS に対応
しているスイッチがオンの状態になっている）、このイ
ンバータの電源とＧＮＤ間が導通して消費電力が発生す
るが、このコンパレータ回路の数が多くなるにしたがっ
て、消費電力が飛躍的に大きくなってしまうという課題
があった。
【００１６】この発明は上記のような課題を解決するた
めになされたもので、低消費電力化及び小型化を実現す
るＡ／Ｄコンバータ、特にコンパレータ回路の構造を提
供することを目的とする。
めになされたもので、低消費電力化及び小型化を実現す
るＡ／Ｄコンバータ、特にコンパレータ回路の構造を提
供することを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るコンパレ
ータ回路は、インバータ出力をスイッチを介してスイッ
チングコンパレータの入力側に正帰還させるパスを設け
たことを特徴としており、この正帰還パスに設けられた
スイッチは、アナログ入力電圧と基準電圧との比較が開
始された後、一定時間後にオン（正帰還パスを構成す
る）されることを特徴としている。
ータ回路は、インバータ出力をスイッチを介してスイッ
チングコンパレータの入力側に正帰還させるパスを設け
たことを特徴としており、この正帰還パスに設けられた
スイッチは、アナログ入力電圧と基準電圧との比較が開
始された後、一定時間後にオン（正帰還パスを構成す
る）されることを特徴としている。
【００１８】特に、この発明に係るＡ／Ｄコンバータ
は、従来のコンパレータ回路部分を上記コンパレータ回
路で構成したことを特徴としている。
は、従来のコンパレータ回路部分を上記コンパレータ回
路で構成したことを特徴としている。
【００１９】
【作用】この発明におけるコンパレータ回路は、インバ
ータ出力をスイッチを介してスイッチングコンパレータ
の入力側に正帰還させるパスを設けているので、当該ス
イッチングコンパレータの電圧利得を無限大にする。
ータ出力をスイッチを介してスイッチングコンパレータ
の入力側に正帰還させるパスを設けているので、当該ス
イッチングコンパレータの電圧利得を無限大にする。
【００２０】したがって、従来必要とされていたスイッ
チングコンパレータの一部（この発明に係るコンパレー
タ回路では１段のスイッチングコンパレータのみの構成
で済む）を削除できることにより、Ａ／Ｄコンバータを
構成する際のチップサイズの小型化を可能にするととも
に、コンパレータ段数が最小（１段）で済むので低消費
電力化を実現することを可能にする。
チングコンパレータの一部（この発明に係るコンパレー
タ回路では１段のスイッチングコンパレータのみの構成
で済む）を削除できることにより、Ａ／Ｄコンバータを
構成する際のチップサイズの小型化を可能にするととも
に、コンパレータ段数が最小（１段）で済むので低消費
電力化を実現することを可能にする。
【００２１】
【実施例】以下、この発明の一実施例を図１乃至図３を
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
【００２２】図１は、この発明に係るコンパレータ回路
を用いて構成したＡ／Ｄコンバータ（ここでは、４ビッ
トＡ／Ｄコンバータについて説明する）の構成を示す回
路図であり、当該コンパレータ回路８を使用することに
よる変更を除けば、ほぼ従来のＡ／Ｄコンバータの構造
と同様である。
を用いて構成したＡ／Ｄコンバータ（ここでは、４ビッ
トＡ／Ｄコンバータについて説明する）の構成を示す回
路図であり、当該コンパレータ回路８を使用することに
よる変更を除けば、ほぼ従来のＡ／Ｄコンバータの構造
と同様である。
【００２３】すなわち、高電位側基準電圧１（図中、Ｖ
RTで示す）と低電位側基準電圧２（図中、ＶRBで示
す）、及び各基準抵抗により予め決定された基準電圧を
発生させる基準電圧発生回路３を有し、この基準電圧発
生回路３から出力させる各基準電圧ごとにアナログ入力
電圧ＡINとを比較するために、この発明に係る複数のコ
ンパレータ回路８が用意されている。
RTで示す）と低電位側基準電圧２（図中、ＶRBで示
す）、及び各基準抵抗により予め決定された基準電圧を
発生させる基準電圧発生回路３を有し、この基準電圧発
生回路３から出力させる各基準電圧ごとにアナログ入力
電圧ＡINとを比較するために、この発明に係る複数のコ
ンパレータ回路８が用意されている。
【００２４】そして、これらコンパレータ回路８では、
基準電圧とアナログ入力電圧ＡINとを比較し、例えばこ
の基準電圧の方がアナログ入力電圧ＡINよりも大きいと
信号レベル”１”を出力し、逆の場合には信号レベル”
０”を出力するように構成されており、これら各コンパ
レータ回路４の出力は不一致回路５にそれぞれ（同時
に）入力される。
基準電圧とアナログ入力電圧ＡINとを比較し、例えばこ
の基準電圧の方がアナログ入力電圧ＡINよりも大きいと
信号レベル”１”を出力し、逆の場合には信号レベル”
０”を出力するように構成されており、これら各コンパ
レータ回路４の出力は不一致回路５にそれぞれ（同時
に）入力される。
【００２５】この不一致検出回路５では、基準電圧とア
ナログ入力電圧ＡINの大小関係が逆転している基準電圧
区間（隣り合うコンパレータの出力が異なる箇所を検出
する回路であり、例えば図中ではピン番号Ｃ１３）を示
す信号（信号レベル”１”で示す）を検出しており、こ
の検出信号をエンコーダ６（図５）において、クロック
信号φe のタイミングで４ビットデータに変換された
後、ラッチ回路７に出力される。一方、このラッチ回路
７ではクロック信号φLAのタイミングでラッチしたディ
ジタルデータを回路（図示せず）に出力している。
ナログ入力電圧ＡINの大小関係が逆転している基準電圧
区間（隣り合うコンパレータの出力が異なる箇所を検出
する回路であり、例えば図中ではピン番号Ｃ１３）を示
す信号（信号レベル”１”で示す）を検出しており、こ
の検出信号をエンコーダ６（図５）において、クロック
信号φe のタイミングで４ビットデータに変換された
後、ラッチ回路７に出力される。一方、このラッチ回路
７ではクロック信号φLAのタイミングでラッチしたディ
ジタルデータを回路（図示せず）に出力している。
【００２６】次に、この発明に係るコンパレータ回路８
の構成を図２（ａ）に示す。このコンパレータ回路８イ
ンバータ出力をスイッチ９ｂを介してスイッチングコン
パレータの入力側に正帰還させるパス９ａを設けたこと
を特徴としている。
の構成を図２（ａ）に示す。このコンパレータ回路８イ
ンバータ出力をスイッチ９ｂを介してスイッチングコン
パレータの入力側に正帰還させるパス９ａを設けたこと
を特徴としている。
【００２７】したがって、図２（ｂ）に示すようなタイ
ミングで、まずクロック信号φS により対応するスイッ
チがオンされると、コンパレータ回路８へアナログ入力
電圧ＡINが入力し、スイッチングコンパレータにおける
ホールドコンデンサの入力側（図面左側）にその電位Ｖ
１を与え、インバータ（ＩＮＶ１）の出力を正帰還させ
ることでアナログ入力電圧ＡINをインバータ（ＩＮＶ
１）のしきい値電圧として上記ホールドコンデンサの出
力側（図面右側）に与える。
ミングで、まずクロック信号φS により対応するスイッ
チがオンされると、コンパレータ回路８へアナログ入力
電圧ＡINが入力し、スイッチングコンパレータにおける
ホールドコンデンサの入力側（図面左側）にその電位Ｖ
１を与え、インバータ（ＩＮＶ１）の出力を正帰還させ
ることでアナログ入力電圧ＡINをインバータ（ＩＮＶ
１）のしきい値電圧として上記ホールドコンデンサの出
力側（図面右側）に与える。
【００２８】続いてクロック信号φR により対応するス
イッチがオンされると（この時クロック信号φS に対応
するスイッチはオフされ、コンデンサはホールド状態に
なる）、すでにスイッチングコンパレータに保持されて
いる電位と基準電圧（Ｖrefとする）の電位とが比較さ
れるが、この比較動作が開始された後、一定時間経過後
（Δｔ）に、当該コンパレータ回路８のインバータ（Ｉ
ＮＶ２）の出力をスイッチングコンパレータの入力側に
正帰還させるべく、クロック信号φP が出力される（ス
イッチ９ｂがオンされ、正帰還が行われる）。
イッチがオンされると（この時クロック信号φS に対応
するスイッチはオフされ、コンデンサはホールド状態に
なる）、すでにスイッチングコンパレータに保持されて
いる電位と基準電圧（Ｖrefとする）の電位とが比較さ
れるが、この比較動作が開始された後、一定時間経過後
（Δｔ）に、当該コンパレータ回路８のインバータ（Ｉ
ＮＶ２）の出力をスイッチングコンパレータの入力側に
正帰還させるべく、クロック信号φP が出力される（ス
イッチ９ｂがオンされ、正帰還が行われる）。
【００２９】以上のように、一定時間（Δｔ）の間にア
ナログ入力電圧ＡINは基準電圧と比較されると、出力側
に設けられているインバータ（ＩＮＶ２）への入力電位
は、もしＶref ＜ＡINならば上昇し、逆にＶref ＞ＡIN
ならば下降する。したがって、一定時間（Δｔ）の間に
電位変動の方向を検出した後、さらに正帰還をかけるこ
とにより、従来技術の欄で説明したように微小な電位変
動を電源側もしくはＧＮＤ側にまで増幅させている（信
号レベルが”０”か”１”かをはっきりさせている）。
ナログ入力電圧ＡINは基準電圧と比較されると、出力側
に設けられているインバータ（ＩＮＶ２）への入力電位
は、もしＶref ＜ＡINならば上昇し、逆にＶref ＞ＡIN
ならば下降する。したがって、一定時間（Δｔ）の間に
電位変動の方向を検出した後、さらに正帰還をかけるこ
とにより、従来技術の欄で説明したように微小な電位変
動を電源側もしくはＧＮＤ側にまで増幅させている（信
号レベルが”０”か”１”かをはっきりさせている）。
【００３０】以上のように構成されたコンパレータ回路
８によると、スイッチングコンパレータの段数を最小に
することができ、かつ当該コンパレータ回路８の出力が
電源及びＧＮＤ間の中間電位を持つことがなくなるた
め、低消費電力化を実現できることが分かる。
８によると、スイッチングコンパレータの段数を最小に
することができ、かつ当該コンパレータ回路８の出力が
電源及びＧＮＤ間の中間電位を持つことがなくなるた
め、低消費電力化を実現できることが分かる。
【００３１】なお、この事実を示す図を図３に示す。こ
の図３は８ビットＡ／Ｄコンバータについて、サンプル
周波数（ｆCLK ）と消費電力（Ｐ）との関係を示した図
であり、図中、Ａは従来の８ビットＡ／Ｄコンバータ、
Ｂはこの発明に係るコンパレータ回路を用いた８ビット
Ａ／Ｄコンバータの例を示している。
の図３は８ビットＡ／Ｄコンバータについて、サンプル
周波数（ｆCLK ）と消費電力（Ｐ）との関係を示した図
であり、図中、Ａは従来の８ビットＡ／Ｄコンバータ、
Ｂはこの発明に係るコンパレータ回路を用いた８ビット
Ａ／Ｄコンバータの例を示している。
【００３２】この図から、コンパレータ回路８で消費さ
れる消費電力（Ｐ）は従来の１／３ですみ、ｆCLK ＝２
０（ＭＨｚ）で従来の８ビットＡ／Ｄコンバータと比較
して、この発明における８ビットＡ／Ｄコンバータで
は、消費電力（Ｐ）が約５０％にまで低減できることが
確認できる。また、サンプル周波数の増加に伴う消費電
力（Ｐ）の増加分は、周辺のロジック回路で消費される
分であり、周辺回路の簡素化が可能になるため、消費電
力の低下が見込める。
れる消費電力（Ｐ）は従来の１／３ですみ、ｆCLK ＝２
０（ＭＨｚ）で従来の８ビットＡ／Ｄコンバータと比較
して、この発明における８ビットＡ／Ｄコンバータで
は、消費電力（Ｐ）が約５０％にまで低減できることが
確認できる。また、サンプル周波数の増加に伴う消費電
力（Ｐ）の増加分は、周辺のロジック回路で消費される
分であり、周辺回路の簡素化が可能になるため、消費電
力の低下が見込める。
【００３３】
【発明の効果】以上のようにこの発明によれば、インバ
ータ出力をスイッチを介してスイッチングコンパレータ
の入力側に正帰還させるパスを設け、当該スイッチング
コンパレータの電圧利得を無限大にすることにより、従
来必要とされていたスイッチングコンパレータの一部
（この発明に係るコンパレータ回路では１段のスイッチ
ングコンパレータのみの構成で済む）を削除でき、Ａ／
Ｄコンバータを構成する際のチップサイズの小型化が可
能になるとともに、コンパレータ段数が最小（１段）で
済むので低消費電力化を実現できるという効果がある。
ータ出力をスイッチを介してスイッチングコンパレータ
の入力側に正帰還させるパスを設け、当該スイッチング
コンパレータの電圧利得を無限大にすることにより、従
来必要とされていたスイッチングコンパレータの一部
（この発明に係るコンパレータ回路では１段のスイッチ
ングコンパレータのみの構成で済む）を削除でき、Ａ／
Ｄコンバータを構成する際のチップサイズの小型化が可
能になるとともに、コンパレータ段数が最小（１段）で
済むので低消費電力化を実現できるという効果がある。
【図１】この発明に係るコンパレータ回路をＡ／Ｄコン
バータに応用した例を示す回路図である。
バータに応用した例を示す回路図である。
【図２】この発明に係るコンパレータ回路の一実施例に
よる構成を示した回路図及び各部の動作を説明するため
のタイミングチャートである。
よる構成を示した回路図及び各部の動作を説明するため
のタイミングチャートである。
【図３】この発明に係るコンパレータ回路による効果を
説明するための図である。
説明するための図である。
【図４】従来のＡ／Ｄコンバータの構成を示す図であ
る。
る。
【図５】上記Ａ／Ｄコンバータにおけるエンコーダの構
成を示す論理回路図である。
成を示す論理回路図である。
【図６】従来のコンパレータ回路の構成及び各部の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図７】従来のコンパレータ回路におけるスイッチング
コンパレータの電圧利得を示した図である。
コンパレータの電圧利得を示した図である。
１…高電位側基準電圧、２…低電位側基準電圧、３…基
準電圧発生回路、５…不一致検出回路、６…エンコー
ダ、７…ラッチ回路、８…コンパレータ回路。
準電圧発生回路、５…不一致検出回路、６…エンコー
ダ、７…ラッチ回路、８…コンパレータ回路。
Claims (3)
- 【請求項１】 入力されたアナログ入力電圧と基準電圧
とをスイッチングコンパレータで比較し、該比較後の信
号レベルをインバータ出力するコンパレータ回路におい
て、 前記スイッチングコンパレータの入力側に前記インバー
タ出力をスイッチを介して正帰還させるパスを設けたこ
とを特徴とするコンパレータ回路。 - 【請求項２】 前記正帰還パスに設けられたスイッチ
は、アナログ入力電圧と基準電圧との比較が開始された
後、一定時間後にオンされることを特徴とする請求項１
記載のコンパレータ回路。 - 【請求項３】 直列に接続された複数の基準抵抗からな
り、各基準抵抗の接続点のそれぞれから値の異なる基準
電圧を発生させる基準電圧発生回路と、 前記各基準電圧のそれぞれについて、入力されたアナロ
グ入力電圧と比較する前記請求項１又は２記載の複数の
コンパレータ回路と、 前記複数のコンパレータ回路の出力情報から前記アナロ
グ入力電圧レベルに相当するディジタル出力を得る手段
を備えたＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14802893A JPH077428A (ja) | 1993-06-18 | 1993-06-18 | コンパレータ回路及びａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14802893A JPH077428A (ja) | 1993-06-18 | 1993-06-18 | コンパレータ回路及びａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077428A true JPH077428A (ja) | 1995-01-10 |
Family
ID=15443503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14802893A Pending JPH077428A (ja) | 1993-06-18 | 1993-06-18 | コンパレータ回路及びａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077428A (ja) |
-
1993
- 1993-06-18 JP JP14802893A patent/JPH077428A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4690105B2 (ja) | 逐次比較型ａ／ｄコンバータ | |
| US7372390B2 (en) | Analog-digital converter circuit | |
| US7283012B2 (en) | Tri-state pulse density modulator | |
| EP0101571A1 (en) | Differential voltage amplifier | |
| US11509323B2 (en) | Adaptive low power common mode buffer | |
| EP0886377B1 (en) | A chopper-type voltage comparator | |
| EP0831592A1 (en) | Chopper comparator showing high speed and low power operations free of malfunction under variation of logical threshold voltage of invertor | |
| US6144232A (en) | Chopper type voltage comparing circuit capable of correctly determining output polarity, and voltage comparing method | |
| US20050052303A1 (en) | Ad converter with reduced current consumption | |
| JPH0681048B2 (ja) | Ａ／ｄ変換器 | |
| US7053667B1 (en) | Single wire digital interface | |
| US6459399B1 (en) | A/D converter circuit | |
| US4999631A (en) | High-precision and high-speed analog/digital converter having low power consumption | |
| US5583503A (en) | Analog/digital converter | |
| US6731099B2 (en) | DC-DC converter with control circuit capable of generating step-up and step-down signals | |
| JP4639162B2 (ja) | アナログ・ディジタル変換器 | |
| US5629702A (en) | Analog to digital converter | |
| JPH077428A (ja) | コンパレータ回路及びａ／ｄコンバータ | |
| US9577658B1 (en) | Analog to digital converter and data conversion method | |
| US5425094A (en) | Cross point switch with power failure mode | |
| JP3164697B2 (ja) | Ａ／ｄコンバータ | |
| US6724338B1 (en) | Method and apparatus for early comparison with a constant delay circuit | |
| JP5499431B2 (ja) | 三角波発生回路 | |
| JPH0212416B2 (ja) | ||
| JPH09135170A (ja) | Ａ／ｄ変換回路 |