JPH0774273A

JPH0774273A - 不揮発性半導体記憶装置およびそのプログラム方法

Info

Publication number: JPH0774273A
Application number: JP21770393A
Authority: JP
Inventors: Seiji Yamada; 誠司山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-01
Filing date: 1993-09-01
Publication date: 1995-03-17
Anticipated expiration: 2016-11-26
Also published as: JP3231912B2

Abstract

(57)【要約】【目的】この発明は、書換回数の増加に伴ったセルのト
ランスコンダクタンスの劣化を防止し、信頼性の高い不
揮発性半導体記憶装置およびそのプログラム方法を提供
しようとするものである。【構成】Ｐ型シリコン基板１、Ｎ型ソ−ス領域２、Ｎ型
ドレイン領域３、チャネル領域４、第１ゲ−ト絶縁膜
５、浮遊ゲ−ト６、第２ゲ−ト絶縁膜７、制御ゲ−ト８
とで構成されるメモリセルに対して、ドレイン領域３に
電圧Ｖｄを与え、制御ゲ−トに電圧Ｖppを与えることで
セルを導通させ、浮遊ゲ−ト６の電位Ｖfgが電圧Ｖｄ以
上となっている状態で電子の注入を完了させるようにし
たことを主要な特徴としている。この構成であると、第
１ゲ−ト絶縁膜５とチャネル領域４の表面との間に発生
する界面準位を抑制できるようになり、この種の界面準
位に起因したセルのトランスコンダクタンスの劣化を改
善できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に係わり、特に電気的にデ−タの書込／消去を行う
ことのできる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図１２は、電気的にデ−タの書込／消去
を行うことのできる不揮発性半導体記憶装置の典型的な
メモリセルの断面図である。図１２には、メモリセルの
チャネル長方向に沿った断面が示されている。図１２に
示すように、Ｐ型のシリコン基板１中には、Ｎ型のソ−
ス領域２、およびＮ型のドレイン領域３が形成されてい
る。ソ−ス領域２とドレイン領域３との相互間のシリコ
ン基板１中には、ゲ−ト電圧に応じて、ソ−ス領域２と
ドレイン領域３とを電気的に導通、あるいは遮断するた
めのチャネル領域４が規定されている。チャネル領域４
上にはシリコン酸化膜（ＳｉＯ₂ ）で成る第１ゲ−ト絶
縁膜５が形成され、この第１ゲ−ト絶縁膜５上には導電
性のポリシリコンでなる浮遊ゲ−ト６が形成されてい
る。浮遊ゲ−ト６上には、シリコン酸化膜（ＳｉＯ₂ ）
で成る第２ゲ−ト絶縁膜７が形成され、この第２ゲ−ト
絶縁膜７上には低抵抗のポリシリコンでなる制御ゲ−ト
８が形成されている。

【０００３】この種のメモリセルはＥＴＯＸ(Erasable
Tunnel OXide) 型と呼ばれ、デ−タの書き込みをチャネ
ルホットエレクトロンを注入することで行い、デ−タの
消去をソ−ス領域２と浮遊ゲ−ト６との間の第１ゲ−ト
絶縁膜５に、Ｆ−Ｎトンネル電流を流すことで行う。主
にＮＯＲ型の一括消去型ＥＥＰＲＯＭに、良く用いられ
ているセルである。

【０００４】上記構成のメモリセルに、デ−タ“０”を
書き込む場合、即ち浮遊ゲ−トに電子を注入する場合、
典型的に次のような方法にて行われている。ドレイン領
域３に６Ｖを与え、ソ−ス領域２を接地した状態とす
る。この状態でで、制御ゲ−ト８に、通常１０μｓｅｃ
間のパルスを一単位として、プログラム電圧Ｖｐｐ（１
２Ｖ）を印加する。これによりメモリセルが導通し、チ
ャネル領域４中を電子ｅがソ−ス領域２からドレイン領
域３へ向かって移動する。この時、一部の電子ｅは、チ
ャネル領域４中のドレイン領域の近くで加速されること
でエネルギを得て、熱電子（ホットエレクトロン）ｈｅ
となる。これらの熱電子ｈｅが、制御ゲ−ト８の電位に
よって浮遊ゲ−ト６中へ引き込まれることで、浮遊ゲ−
ト６中に電子ｅが注入される。このような書込動作を、
各セル毎に行っている。

【０００５】さらに、現在では、下記のような書き込み
シ−ケンスが採用されている。まず、１０μｓｅｃ間、
制御ゲ−ト８にプログラム電圧Ｖｐｐを印加した後、続
いて書込ベリファイ（検証動作）を行い、セルが所望の
しきい値まで到達したか否かをチェックする。到達して
いる場合には書込動作を終了し、未達の場合は、再度、
上記の書込／ベリファイを所望のしきい値に到達するま
で繰り返す。

【０００６】このような書き込みシ−ケンスが採用され
ている理由は、第一に、上記メモリセルが一つのアレイ
中に膨大な量で集積され、各メモリセルのプログラム特
性にそれぞればらつきがあること、第二に、一括消去型
ＥＥＰＲＯＭではデ−タの書込／消去が繰り返されるた
め、これによるプログラム特性の変動があること、など
である。

【０００７】しかし、上記のように１０μｓｅｃを一単
位として、書込動作を行っている装置では、書込／消去
を繰り返すことによって、図１３に示すように、“０”
書き込みおよび“１”書き込みの強度不足、即ちのセル
しきい値の劣化現象が見られる。一般に、ウインドウナ
ロウウィングと呼ばれる現象である。

【０００８】図１３に示すように、“０”書き込み、即
ち浮遊ゲ−ト中に電子が注入され、しきい値Ｖｔが８Ｖ
付近に分布するセルでは、書換回数（Ｐ／Ｅサイクル）
が１０⁵ 回を越えるとしきい値Ｖｔが７Ｖ程度まで落
ち、一方、“１”書き込み、即ち浮遊ゲ−ト中から電子
が引き抜かれ、しきい値Ｖｔが２Ｖ付近に分布するセル
では２．５Ｖ程度まで上昇する。このように、書換回数
が増えるに連れ、“０”書き込みおよび“１”書き込み
の強度がそれぞれ不足してくる。

【０００９】さらに書換回数が１０⁵ 回を越えてくる
と、デ−タ“１”が書き込まれたセルが流し得るセル電
流の低下現象が見られるようになる。これは書換を繰り
返すことによって、セルのトランスコンダクタンスが小
さくなり、セルが電流を流し難くなるためである。図１
４を参照し、この現象について説明する。

【００１０】図１４は、セル電流とメモリセルのしきい
値との関係を示す図である。図１４の横軸は、デ−タ
“１”が書き込まれたセルのしきい値Ｖｔの分布を示し
ており、デ−タ“１”が書き込まれたセルでは、そのし
きい値Ｖｔが約１〜３Ｖの範囲にわたって分布する。縦
軸は、セル電流Ｉcellを示している。

【００１１】図１４に示すように、しきい値Ｖｔが約１
Ｖに分布するセルでは、イニシャル状態で平均２１０μ
Ａ以上のセル電流Ｉcellが得られるが、デ−タの書換回
数（Ｐ／Ｅサイクル）が１０⁵ 回より後では、平均して
約１９０μＡのセル電流Ｉcellしか得られなくなってい
る。同様に、しきい値Ｖｔが約３Ｖに分布するセルで
は、イニシャル状態で平均１００μＡのセル電流Ｉcell
が得られるが、書換回数が１０⁵ 回より後では、平均し
て約８０μＡのセル電流Ｉcellしか得られていない。

【００１２】

【発明が解決しようとする課題】このように、従来の装
置では、デ−タ“１”が書き込まれたセルが流し得るセ
ル電流量が、書換回数が増加するに連れて、徐々に低下
するという問題があった。

【００１３】セル電流量が低下すると、デ−タの読出速
度が鈍り、装置の動作が遅くなる。さらに他の問題は、
デ−タ“１”が書き込まれたセルが、セル電流量が低下
することによって基準電流量に到達せず、デ−タ“０”
が書き込まれたような状態となることである。これは、
読み出しデ−タを反転させる。即ち誤読み出しの問題で
ある。

【００１４】この発明は、上記の点を解決すべく為され
たもので、その目的は、書換回数の増加に伴ったセルの
トランスコンダクタンスの劣化を防止し、信頼性の高い
不揮発性半導体記憶装置およびそのプログラム方法を提
供することにある。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係る不揮発性半導体記憶装置およびそ
のプログラム方法では、第１導電型の半導体基体、この
基体中に形成された第２導電型の第１、第２の半導体領
域、これら第１、第２の半導体領域相互間の前記基体中
に規定されたチャネル領域、このチャネル領域上に第１
の絶縁層を介して形成された電荷蓄積層、およびこの電
荷蓄積層上に第２の絶縁層を介して形成された電極層と
で構成されるメモリセルに対して、前記第１の半導体領
域に第１の電位を与え、前記第２の半導体領域に前記第
１の電位より低い第２の電位を与え、前記電極層に前記
第２の電位より高い第３の電位を与えることで前記メモ
リセルを導通させ、前記電荷蓄積層の電位が前記第１の
電位以上となっている状態で前記電荷の注入を完了させ
るようにしたことを特徴としている。

【００１６】また、他の態様では、第１導電型の半導体
基体、この基体中に形成された第２導電型の第１、第２
の半導体領域、これら第１、第２の半導体領域相互間の
前記基体中に規定されたチャネル領域、このチャネル領
域上に第１の絶縁層を介して形成された電荷蓄積層、お
よびこの電荷蓄積層上に第２の絶縁層を介して形成され
た電極層とで構成されるメモリセルに対して、前記第１
の半導体領域に第１の電位を与え、前記第２の半導体領
域に前記第１の電位より低い第２の電位を与え、前記電
極層に前記第２の電位より高い第３の電位を与えること
で前記メモリセルを導通させ、前記電荷蓄積層の電位が
前記第１の電位以上となっている状態で第１回目の電荷
の注入を行い、前記第１の半導体領域に第１の電位より
低い第４の電位を与えることで第２回目の電荷の注入を
行って電荷の注入を完了させるようにしたことを特徴と
している。

【００１７】

【作用】上記構成の不揮発性半導体記憶装置およびその
プログラム方法によれば、電荷蓄積層の電位が第１の電
位以上となっている状態で前記電荷の注入を完了させる
ことで、第１の絶縁層とチャネル領域表面との間に発生
する界面準位を抑制できるようになり、この種の界面準
位に起因したセルのトランスコンダクタンスの劣化を改
善できる。

【００１８】

【実施例】以下、図面を参照して、この発明を実施例に
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。

【００１９】図１は、この発明の第１の実施例を説明す
るための図で、（ａ）図はメモリセルの断面図、（ｂ）
図は浮遊ゲ−トの電位と浮遊ゲ−ト電流との関係を示す
図である。

【００２０】図１（ａ）には、メモリセルのチャネル長
方向に沿った断面が示されている。図１（ａ）に示すよ
うに、Ｐ型のシリコン基板１中には、Ｎ型のソ−ス領域
２、およびＮ型のドレイン領域３が形成されている。ソ
−ス領域２とドレイン領域３との相互間のシリコン基板
１中には、ゲ−ト電圧に応じて、ソ−ス領域２とドレイ
ン領域３とを電気的に導通、あるいは遮断するためのチ
ャネル領域４が規定されている。チャネル領域４上には
シリコン酸化膜（ＳｉＯ₂ ）で成る第１ゲ−ト絶縁膜５
が形成されている。この第１ゲ−ト絶縁膜５は、ソ−ス
領域２およびドレイン領域３それぞれにオ−バ−ラップ
する部分を有している。この第１ゲ−ト絶縁膜５上には
導電性のポリシリコンでなる浮遊ゲ−ト６が形成されて
いる。浮遊ゲ−ト６上には、シリコン酸化膜（ＳｉＯ
₂ ）で成る第２ゲ−ト絶縁膜７が形成され、この第２ゲ
−ト絶縁膜７上には低抵抗のポリシリコンでなる制御ゲ
−ト８が形成されている。

【００２１】この種のメモリセルはＥＴＯＸ(Erasable
Tunnel OXide) 型と呼ばれ、デ−タ“０”の書き込みを
チャネルホットエレクトロンを注入することで行い、デ
−タの消去、もしくはデ−タ“１”の書き込みをソ−ス
領域２と浮遊ゲ−ト６との間の第１ゲ−ト絶縁膜５に、
Ｆ−Ｎトンネル電流を流すことで行う。主にＮＯＲ型Ｅ
ＥＰＲＯＭに、良く用いられているセルである。

【００２２】この実施例では、上記構成のメモリセルの
制御ゲ−ト８に、Ｖｐｐ電圧を生成するとともに、制御
ゲ−ト８への供給時間を限定するＶｐｐ電圧生成／供給
回路１０を接続している。この実施例におけるＶｐｐ電
圧発生／供給回路１０では、例えば１２Ｖのプログラム
電圧Ｖｐｐを生成し、この電圧Ｖｐｐを制御ゲ−ト８
に、典型的な供給時間である１０μｓｅｃより以下の、
例えば１μｓｅｃないし２μｓｅｃ間供給する。この供
給時間は、セル構造、特に制御ゲ−トと浮遊ゲ−トとの
カップリング比の違いによって適宜調整されるものであ
るが、従来に比べては、相対的に短く設定される。

【００２３】次に、この発明に係る装置において生ずる
現象について詳細に説明する。図２は、プログラム特性
を示す図で、プログラム電圧のパルス幅と一つのセルの
しきい値Ｖthとの関係が示されている。

【００２４】図２に示すように、プログラム電圧Ｖｐｐ
のパルス幅とセルのしきい値Ｖthとの間には、パルス
幅、即ち制御ゲ−トへの電圧Ｖｐｐの供給時間が短い
と、セルのしきい値Ｖthはさほど上昇せず、一方、供給
時間が長くなるに連れてセルのしきい値Ｖthが高くな
る、という傾向がある。

【００２５】また、図２では、約１．５μｓｅｃ付近
に、プログラム特性が変化する変極点Ａが認められ、横
軸を自然対数としたグラフにおいて、この変極点Ａより
パルス幅が長いと、パルス幅とセルのしきい値Ｖthとの
関係がほぼ直線に変化し、一方、変極点Ａよりパルス幅
が短いと、上記の関係が上記直線からずれる傾向を示し
ている。

【００２６】本願発明者は、このような変化の違いを次
のように分析／解明した。浮遊ゲ−トに電子を注入する
場合にはセルを導通させ、チャネルホットエレクトロン
を生成する。この時、パルス幅とセルのしきい値との関
係が直線状に変化する領域では、セルにおけるゲ−ト電
圧とセル電流（ドレイン電流）との関係が５極管領域に
相当し、電圧−電流特性が飽和した状態でホットエレク
トロンが発生されている。一方、上記直線からずれてい
る領域では３極管領域に相当し、電圧−電流特性が線形
に増加する状態でホットエレクトロンが発生されてい
る。

【００２７】さらに本願発明者は、セルが５極管領域で
動作する場合と３極管領域で動作する場合とで、次のよ
うな相違点を見出だした。図４は、メモリセル中の界面
準位を示す図であり、（ａ）図はセルが５極管領域で動
作した時を示す図、（ｂ）図はセルが３極管領域で動作
した時を示す図である。

【００２８】図４（ａ）に示すように、セルが５極管領
域で動作した状態で電子を注入、即ちデ−タ“０”の書
き込みを完了させると、界面準位９がチャネル領域４に
接した状態で基板１と第１ゲ−ト絶縁膜５との界面に多
発する。このように界面準位９がチャネル領域４に接し
た状態で多発すると、界面準位がチャネル電流に直接に
作用し、セル電流を著しく減少させる。

【００２９】しかしながら、図４（ｂ）に示すように、
セルが３極管領域で動作した状態でデ−タ“０”の書き
込みを完了させると、界面準位９がチャネル領域４に接
せず、ドレイン領域３と第１ゲ−ト絶縁膜５との界面に
発生する。即ち界面準位９の発生地点がチャネル領域４
からドレイン領域３へとずらされるようになる。ドレイ
ン領域３は、チャネル領域４よりも低抵抗である。この
ため、界面準位９がチャネル領域４に発生する場合より
も、界面準位９に起因したセル電流の減少量は小さく、
その影響が少なくなる。

【００３０】図３は、プログラム電圧パルス幅とセル電
流の減少量との関係を示す図である。図３において、横
軸はプログラム電圧Ｖｐｐのパルス幅を表し、縦軸はイ
ニシャル状態で流れるセル電流とＰ／Ｅサイクル１０⁵
回後で流れるセル電流との差ΔＩcellを表している。

【００３１】尚、このモニタ−には図２に示すプログラ
ム特性を持ち、しきい値Ｖｔが３Ｖに分布したセルが選
ばれている。このようなセルの制御ゲ−トに電圧Ｖｃｇ
＝５Ｖ、ドレインに電圧Ｖｄ＝１Ｖを印加することで、
デ−タ“１”を読み出し、セル電流を測定した。

【００３２】図３に示すように、パルス幅を１０μｓｅ
ｃに設定してセルが５極管領域で動作している状態で
“０”書き込みを完了させて書換を繰り返した場合に
は、セル電流が約１６μＡ程減少している。

【００３３】これに対し、パルス幅を１．５μｓｅｃに
設定してセルが３極管領域で動作している状態で“０”
書き込みを完了させて書換を繰り返した場合には、その
減少量が約８μＡとなり、従来に比べて半減させること
に成功している。

【００３４】図３中の点Ａは、図２中の変極点Ａに相当
している。従って、セル電流の減少を抑えるためには、
図２の変極点Ａ以降、即ちセルが５極管動作している状
態での“０”書き込みを極力避けることが有効である。
このための手段として、書込／ベリファイを行う際に使
用するパルスの長さを図２の変極点Ａよりも短くするこ
とが上げられる。このことにより、“０”書き込みが変
極点Ａ以降で行われることを防止することができる。

【００３５】このように、図２中の変極点Ａよりパルス
幅を短くして“０”書き込みを行うことにより、界面準
位の発生地点を、その影響を最小限に食い止めることの
領域にずらすことができ、書換回数の増加に伴ったセル
のトランスコンダクタンスの劣化が防止され、セル電流
の減少を防止することができる。

【００３６】次に、上記セルを３極管領域で動作してい
る状態で“０”書き込みを完了できる具体的な条件の他
の例について説明する。上記の例では、図２のようなプ
ログラム特性図を作成し、この図に表れた特性から変極
点Ａを特定し、この変極点Ａよりもパルス幅を短くする
ことで、セルを３極管領域で動作した状態で“０”書き
込みを完了させることが可能であることを説明した。こ
れは、次に説明する方法により実現することも可能であ
る。

【００３７】まず、図２に示す様なプログラム特性を示
すセルがあった場合、下記（１）式より、浮遊ゲ−ト電
流Ｉfgを求める。Ｉfg ＝Ｃpp × ΔＶth ／ｔ …（１）上記（１）式において、Ｃppは浮遊ゲ−トと制御ゲ−ト
との容量カップリング、Ｖthはセルのしきい値、ｔはパ
ルス幅を示す時間である。

【００３８】上記（１）式に基き浮遊ゲ−ト電流Ｉfgを
求め、さらに浮遊ゲ−ト電位Ｖfgを、カップリング比と
浮遊ゲ−ト中の電荷を考慮して算出することにより、図
１（ｂ）に示される関係を得ることができる。

【００３９】図１（ｂ）に示す点Ａは、図２に示す変極
点Ａに相当している。図１（ｂ）に示す領域ａはＭＯＳ
ＦＥＴの３極管領域であり、また、領域ｂは５極管領域
である。このように、浮遊ゲ−ト電位Ｖｆｇがドレイン
電圧Ｖｄ以上となるように“０”書き込みパルス幅を決
定することで、上述の例と同様な“０”書き込みを達成
でき、上述した例と同様な効果を得ることができる。

【００４０】次に、この発明を実施するのに好適な不揮
発性半導体記憶装置の例について説明する。図５は、こ
の発明を実施するのに好適な不揮発性半導体記憶装置の
第１の例を概略的に示すブロック図である。

【００４１】図５に示すように、メモリセルアレイ１１
があり、このアレイ１１中には複数の消去ブロックＥ１
〜Ｅ１０２４に分割されて設定されている。各々の消去
ブロックはメモリセルＭＣがマトリクス状、あるいはア
レイ状に配列されており、消去ブロック毎に独立して消
去／書込が行える。各々のメモリセルのうち、同一ロウ
のものは、制御ゲ−トが同一のワ−ド線ＷＬに接続され
ている。各々のメモリセルのうち、同一カラムのもの
は、ドレインが同一のビット線ＢＬに接続されている。
複数の消去ブロックはビット線を共有し、各ビット線で
共通とされた一つのセンスアンプ１２に接続されてい
る。また、メモリセルのソ−スは各消去ブロック毎に共
通に接続され、ソ−スデコ−タ１４によって指定された
当該共通ソ−ス線ＣＳＬは各独立に電位を与えることが
できる。

【００４２】上記構成の装置のように、消去ブロックが
複数に分割されている装置では、ある特定の消去ブロッ
クにのみ頻繁にデ−タ書換が集中し、特定の消去ブロッ
クに書換回数が偏る傾向が見られる。これは、デ−タの
記憶がメモリセルアレイ全体に均一に起こらず、使用頻
度の高いセルと使用頻度の低いセルとが発生するためで
ある。

【００４３】このように、特定の消去ブロックに対して
書換回数が偏ると、その消去ブロックのみ、著しくセル
電流の劣化が進行する。やがて、その劣化のレベルと、
他の消去ブロックにおける劣化のレベルとの差が大きく
なると、誤読み出しの危険性が高まる。特に図５に示す
ように、各消去ブロックでセンスアンプを共有する場合
に、その可能性が高い。

【００４４】このような装置において、上述したような
“０”書き込みを行えば、書換回数が増加してもセル電
流の劣化を防止でき、デ−タ書換回数の偏在化に伴った
誤読み出しの危険性を、非常に低くすることができる。

【００４５】図６は、この発明を実施するのに好適な不
揮発性半導体記憶装置の第２の例を概略的に示すブロッ
ク図である。図６に示すように、この装置の基本構成
は、図５に示した装置と同じであるが、時間の経過とと
もに電子がドレインから抜けて記憶デ−タが失われてい
く、というドレインディスタ−ブの問題を解消するため
に、記憶デ−タをリフレッシュするリフレッシュ回路２
０を備えているものである。即ち、デ−タの書換を行わ
ず、引き続いてデ−タを記憶させる場合、このデ−タの
うち、“０”書き込みセルのアドレスデ−タ等を一旦、
リフレッシュ回路２０中に設けられた例えばラッチ回路
のような記憶部に格納する。続いて、この格納されたデ
−タに基いて、同じ“０”デ−タを再度書き込むこと
で、デ−タのリフレッシュを行う。

【００４６】上記装置であると、ドレインディスタ−ブ
の問題を解消できる。しかし、デ−タのリフレッシュを
行うために、“０”書き込みの回数が著しく増加する、
という懸念がある。

【００４７】このような装置において、上述したような
“０”書き込みを行うことで、デ−タ書換回数の増加に
伴ったセル電流の減少を防止でき、高い信頼性を維持し
たまま、装置の寿命を延ばすことができる。

【００４８】次に、この発明の第２の実施例について説
明する。図７は、書換回数の増加に伴うプログラム特性
の劣化を示す図である。プログラム特性の劣化は、図７
の様に生じる。この際、イニシャル状態における変極点
Ａはデ−タの書換を繰返すことにより点Ａ´に移動す
る。このため、極力速いプログラムを実現するには書換
回数の増加に伴って、書込／ベリファイを行う際の
“０”書き込みに使用するパルスの長さを徐々に延ばし
ていくのが好ましい。

【００４９】図８に、この第２の実施例を実現するため
の代表的なフロ−を示す。まず、ｓｔ．１で、書換回数
（Ｐ／Ｅサイクル数）が基準数以上かを判断する。基準
数以下の場合（Ｎｏ）、ｓｔ．２に進み、一括消去ブロ
ック内のセルの全て、もしくは“１”デ−タが記憶され
ているセルのみに“０”書き込みを行う。これは、過消
去の問題を解消するために行われるプリプログラムと呼
ばれるステップである。

【００５０】また、基準数以上の場合（ＹＥＳ）、ｓ
ｔ．３へ進み、“０”書き込みに用いるパルス幅、即ち
制御ゲ−トへのプログラム電圧Ｖｐｐ供給時間を所定量
の増加させる動作を行う。この供給時間の変更は、例え
ばシステムクロック数をカウントして供給時間を計測す
るカウンタのカウント数を変更することなどで実現する
ことができる。この後、プリプログラムステップ（ｓ
ｔ．２）に進む。

【００５１】上記プリプログラムで行われるデ−タ
“０”の書き込みも、上述した“０”書き込みと同一の
方法により行われる。次に、一括消去ブロック内の全て
のセルにデ−タ“０”が書き込まれ、プリプログラムス
テップを終了したら、ｓｔ．４へ進み、今度は一括消去
ブロック内のセルの全てに対して順次、デ−タ“１”を
書き込む。即ち、電子を浮遊ゲ−トから引き抜く動作で
あり、デ−タの消去動作に相当する。次いで、ｓｔ．５
に進み、“１”書き込みが行われたセルからデ−タを読
み出し、セルのしきい値が所望値まで低下したかを検証
する。一般に消去ベリファイと呼ばれるステップであ
る。所望値まで未達の場合（ＮＧ）、再度デ−タの消去
動作（ｓｔ．４）に戻り、再度デ−タ“１”を書き込
む。このような動作を所望値に到達するまで繰り返す。
全てのセルのしきい値がデ−タ“１”となるべき所望値
に到達した場合（ＯＫ）、消去動作を終了する。

【００５２】次に、ｓｔ．６に進む。ｓｔ．６はデ−タ
の書込動作であり、記憶させたいデ−タに基いて、デ−
タ“０”、もしくはデ−タ“１”をセルに書き込む。こ
こで、デ−タ“０”の書き込みには、上述した“０”書
き込みが用いられる。次いで、ｓｔ．７に進み、デ−タ
を、書き込みが行われたセルから読み出し、セルのしき
い値が所望値まで低下、もしくは上昇したかを検証す
る。一般に書込ベリファイと呼ばれるステップである。
所望値まで未達の場合（ＮＧ）、再度デ−タの書き込み
動作（ｓｔ．６）に戻り、再度デ−タ“０”、もしくは
“１”を書き込む。このような動作を所望値に到達する
まで繰り返す。全てのセルのしきい値が、所望値に到達
した場合（ＯＫ）書込動作を終了する。

【００５３】次に、ｓｔ．８に進む。ｓｔ．８では、デ
−タの書換回数（Ｐ／Ｅサイクル数）に＋１し、書換回
数を更新する。この後、ｓｔ．９に進み、ｓｔ．８にお
いて更新された書換回数（Ｐ／Ｅサイクル数）を記憶す
る。ここで記憶された書換回数は、次回のデ−タ書換工
程におけるｓｔ．１での書換回数として用いられる。ｓ
ｔ．８において更新された書換回数の記憶を終了した
ら、デ−タ書換工程を終了する。

【００５４】次に、この発明の第３の実施例について説
明する。図９はプログラム特性とプログラムポイントと
の関係を示す図で、（ａ）図はドレイン電圧が６Ｖの場
合を示す図、（ｂ）図はドレイン電圧が６Ｖの場合と５
Ｖの場合とを示す図である。

【００５５】図９（ａ）に示すように、デ−タ“０”の
所望のセルしきい値Ｖthレベル、即ちプログラムポイン
トＢが、変極点Ａよりも高い位置にある場合、例えばド
レイン電圧Ｖｄ＝６Ｖとし、５μｓｅｃのパルス２回で
書き込みを行っても良い。

【００５６】さらに、その他の例として、図９（ｂ）に
示すように、１回目をドレイン電圧Ｖｄ＝６Ｖ、２回目
をドレイン電圧Ｖｄ＝５Ｖで行うようにしても良い。こ
のようにすれば５極管領域による“０”書き込みを、さ
らに減らせることができ、セル電流の減少を抑えるの
に、より有効である。この理由を以下に説明する。

【００５７】図９（ｂ）中のＩ線に示すように、ドレイ
ン電圧Ｖｄ＝６Ｖにおけるプログラム特性では、変極点
ＡがプログラムポイントＢ以下に位置している。このた
め、プログラムポイントＢまでセルしきい値Ｖthを高め
るためには、特に２回目の“０”書き込みの時、５極管
領域での“０”書き込みが必要となる。

【００５８】しかし、II線に示すように、ドレイン電圧
Ｖｄ＝５Ｖにおけるプログラム特性では変極点Ａがプロ
グラムポイントＢ以上に位置している。このため、プロ
グラムポイントＢまでセルしきい値Ｖthを高めたとして
も、“０”書き込みを、常に３極管領域で行なうことが
できるようになる。

【００５９】また、プログラムポイントＢまでセルしき
い値Ｖthを高めるために、ドレイン電圧Ｖｄを５Ｖと
し、パルスを１回で行うようにしても３極管領域で
“０”書き込みを行えるので差支えない。

【００６０】しかし、“０”書き込みを１回で行うと、
パルス供給時間を１０μｓｅｃ以上必要とし、時間を要
する。そこで、“０”書き込みを２回に分割し、かつ１
回目のドレイン電圧Ｖｄを６Ｖと高くし、３極管領域の
範囲の、例えばぎりぎりまでセルしきい値Ｖthを高め、
２回目のドレイン電圧Ｖｄを５Ｖに下げて“０”書き込
みを行うことにより、書き込みに要する時間を短縮する
ことができる。

【００６１】図10に、この第３の実施例を実現するため
の代表的なフロ−を示す。まず、ｓｔ．１で、一括消去
ブロック内のセルの全て、もしくは“１”デ−タが記憶
されているセルのみに“０”書き込みを行う（プリプロ
グラム）。このプリプログラムで行われるデ−タ“０”
の書き込みは、例えばドレイン電圧Ｖｄを６Ｖとして行
い、上述した“０”書き込みと同一の方法により行われ
る。

【００６２】また、プリプログラムでは、“０”書き込
みを２回に分け、かつ２回目のドレイン電圧Ｖｄを１回
目のそれよりも低くして行っても良いが、そのようにす
る必要は必ずしもない。なぜならば、プリプログラムは
過消去を防止する手法であり、特に元来から電子がない
浮遊ゲ−トより、電子がさらに引き抜かれる（換言すれ
ば正孔が注入される）ことで、強力に正に帯電すること
を防止する手法であるためである。即ち電子がない浮遊
ゲ−トを無くすことで、上記の目的を達成できるためで
ある。

【００６３】次に、一括消去ブロック内の全てのセルに
デ−タ“０”が書き込まれ、プリプログラムステップを
終了したら、ｓｔ．２へ進み、今度は一括消去ブロック
内のセルの全てに対して順次、デ−タ“１”を書き込む
（消去動作）。

【００６４】次いで、ｓｔ．３に進み、“１”書き込み
が行われたセルからデ−タを読み出し、セルのしきい値
が所望値まで低下したかを検証する（消去ベリファ
イ）。所望値まで未達の場合（ＮＧ）、再度デ−タの消
去動作（ｓｔ．２）に戻り、再度デ−タ“１”を書き込
む。このような動作を所望値に到達するまで繰り返す。
全てのセルのしきい値がデ−タ“１”となるべき所望値
に到達した場合（ＯＫ）、消去動作を終了する。

【００６５】次に、ｓｔ．４に進む。ｓｔ．４はデ−タ
の書込動作である。記憶させたいデ−タに基いて、デ−
タ“０”、もしくはデ−タ“１”をセルに書き込む。こ
こで、デ−タ“０”の書き込みに、上述した“０”書き
込みを用いる。次いで、ｓｔ．５に進み、書き込みが行
われたセルからデ−タを読み出し、セルのしきい値が所
望値まで低下、もしくは上昇したかを検証する（書込ベ
リファイ）。所望値まで未達の場合（ＮＧ）、再度デ−
タの書込動作（ｓｔ．４）に戻るが、この時、ｓｔ．６
に示すように、特にデ−タ“０”の書き込みを行ってい
る場合、ドレイン電圧を下げる動作を行う。例えば１回
目の“０”書き込みがドレイン電圧Ｖｄを６Ｖとして行
われたならば、例えば２回目ではドレイン電圧Ｖｄを５
Ｖとする。このようにドレイン電圧Ｖｄを下げてから、
再度デ−タ“０”を書き込む。このような動作を所望値
に到達するまで繰り返す。全てのセルのしきい値が、所
望値に到達した場合（ＯＫ）書込動作を終了する。

【００６６】また、２回目の“０”書き込みでも、しき
い値が所望値まで到達しなかった場合には３回目の
“０”書き込みに入る。この時、３回目の“０”書き込
みに用いるドレイン電圧Ｖｄは、２回目の“０”書き込
みに用いたドレイン電圧Ｖｄをそのまま用いても構わな
い。そのようなセルは、製造時のばらつきにより、プロ
グラム特性が当初の設計値より多少ずれているセルであ
り、３回目の“０”書き込みの時、５極管領域での
“０”書き込みが行われる可能性を有している。しか
し、“０”書き込みとなるべきしきい値Ｖthには製造時
のばらつきを見込み、ある程度のマ−ジンを設定するこ
とで、そのような可能性を有するセルは、ほぼ皆無とで
きる。その上、１回目、２回目と３極管領域での“０”
書き込みが行われているため、３回目に生ずるであろう
５極管領域での“０”書き込みは、極めて電子の注入量
を小さくできる。それによって、界面準位の発生が抑制
される。このような観点から、現実的に見て、３回目以
降に生ずるであろう５極管領域での“０”書き込みは無
視しても差支えがないと考えられる。

【００６７】しかし、今後の技術の進展、例えば低電圧
動作化に伴い、上記マ−ジンの圧縮等の必要性が考慮さ
れることも考えられる。そこで、３回目におけるドレイ
ン電圧Ｖｄを２回目のそれよりもさらに下げてから行う
ようにする。このようにすることで、５極管領域で
“０”書き込みが行われる可能性のあるセルを、さらに
減らすことができる。

【００６８】以上のような書込ベリファイを経て、全て
のセルのしきい値が、所望値に到達した場合（ＯＫ）、
書込動作を終了する。次に、この発明の第４の実施例に
ついて説明する。

【００６９】図１１はプログラム特性とプログラムポイ
ントとの関係を示す図で、ドレイン電圧Ｖｄを６Ｖのま
まで、制御ゲ−ト電圧Ｖｃｇを１２Ｖから１３Ｖへ昇圧
した場合を示す図である。

【００７０】制御ゲ−ト電圧Ｖｃｇを１２Ｖから１３Ｖ
へ昇圧すると、変極点Ａの位置を、よりセルしきい値Ｖ
thの高い方向へシフトすることができる。このことか
ら、制御ゲ−ト電圧Ｖｃｇを高めることで、プログラム
ポイントＢを変極点Ａ以下とでき、５極管領域での
“０”書き込みを防止することができる。

【００７１】このようにデバイスそのものの構造、例え
ば制御ゲ−トと浮遊ゲ−トとの間のカップリング比など
を変えなくても、“０”書き込み時の制御ゲ−トへの供
給電圧を変更することでプログラム特性を変えることが
できる。

【００７２】また、その他の例としては、セルのチャネ
ルドーブ（例えばボロン）の量を変更することでもプロ
グラム特性を変えることができる。例えばチャネルドー
ブの量を多めにすると、図１１に準ずる傾向を持つプロ
グラム特性を得ることができ、プログラムポイントＢを
変極点Ａ以下とすることができる。

【００７３】上記複数の実施例により説明してきたこの
発明によれば、５極管領域での“０”書き込み、即ち浮
遊ゲ−トへの電子の注入を極力無くし、３極管領域での
“０”書き込みを行い、かつ３極管領域において浮遊ゲ
−トへの電子の注入を完了することで、書換回数の増加
に伴ったセルコンダクタンスの劣化、そしてセル電流の
減少という問題を解決することができる。このため、長
い期間、誤読み出しの問題も生ずることなく安定したデ
−タの読み出しを行え、信頼性が高い上に、寿命の長い
不揮発性半導体記憶装置を得ることができる。

【００７４】さらに、ウインドウナロウウィング現象に
ついても、特に“０”書き込みセルのしきい値が低下す
る点を改善できる。また、消去ブロックが複数に分割さ
れている装置においては、この発明を適用することによ
り、消去ブロック間にデ−タ書換回数の偏在があったと
しても、その偏在に起因したセル間の特性のばらつき量
の軽減を達成でき、その効果をより顕著に得ることがで
きる。

【００７５】また、消去ブロックが複数に分割され、か
つデ−タのリフレッシュを行う装置においては、まず、
上記同様デ−タ書換回数の偏在に起因したセル間の特性
のばらつき量を軽減できる。さらにリフレッシュを行う
ことによって“０”書き込み回数が増加したとしても、
セルコンダクタンスの劣化、そしてセル電流の減少とい
う問題を解消でき、装置の寿命を延ばすことができる。

【００７６】また、第２の実施例により説明したよう
に、書換回数の増加に伴ってセルのプログラム特性が劣
化するのに合わせて、“０”書き込みパルス幅を増加さ
せることで、所望のセルしきい値Ｖthに極力速く到達さ
せることができる。このため、上記の効果が得られる上
に、さらに書換回数の増加に伴う書込時間の延長を防止
でき、長い期間にわたって高速に動作し得る、という効
果を得ることができる。

【００７７】また、第３の実施例により説明したよう
に、所望のセルしきい値が、本願発明者によって見出だ
されたプログラム特性の変極点におけるセルしきい値よ
り高い場合、“０”書き込みを分割して行うことで、５
極管領域での“０”書き込みを極力少なくすることがで
き、上記同様、信頼性が高い上に、寿命の長い不揮発性
半導体記憶装置を得ることができる。

【００７８】また、第３の実施例を変形し、２回目の
“０”書き込みに用いるドレイン電圧Ｖｄを、１回目の
それよりも低くすることで、さらに５極管領域での
“０”書き込みを少なくでき、信頼性の向上と寿命の延
長という効果を、より顕著に得ることができる。

【００７９】また、第４の実施例により説明したよう
に、“０”書き込みに用いる制御ゲ−ト電圧の電圧量、
あるいはセルのチャネルド−プ量を変えることで、プロ
グラム特性を調節することができ、所望のセルしきい値
を、上記変極点におけるしきい値より低くすることがで
きる。これらのような手法は、様々な構造のセルでも、
３極管領域での“０”書き込みを常に行えるようにする
ための手法として、有用である。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、書換回数の増加に伴ったセルのトランスコンダクタ
ンスの劣化を防止でき、信頼性の高い不揮発性半導体記
憶装置およびそのプログラム方法を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例を説明するため
の図で、（ａ）図はメモリセルの断面図、（ｂ）図は浮
遊ゲ−トの電位と浮遊ゲ−ト電流との関係を示す図。

【図２】図２はプログラム電圧パルス幅とセルしきい値
Ｖthとの関係を示す図。

【図３】図３はプログラム電圧パルス幅とセル電流の減
少量との関係を示す図。

【図４】図４はメモリセル中の界面準位を示す図であ
り、（ａ）図はセルが５極管領域で動作した時を示す
図、（ｂ）図はセルが３極管領域で動作した時を示す
図。

【図５】図５はこの発明を実施するのに好適な不揮発性
半導体記憶装置の第１の例を概略的に示すブロック図。

【図６】図６はこの発明を実施するのに好適な不揮発性
半導体記憶装置の第２の例を概略的に示すブロック図。

【図７】図７はこの発明の第２の実施例を説明するため
のプログラム電圧パルス幅とセルしきい値Ｖthとの関係
を示す図。

【図８】図８はこの発明の第２の実施例に係るフロ−チ
ャ−ト。

【図９】図９はこの発明の第３の実施例を説明するため
の図で、（ａ）図は“０”書き込みしきい値ポイントＢ
と変極点Ａとの関係を示す図、（ｂ）図はドレイン電圧
が異なった状態をそれぞれを示す図。

【図１０】図10はこの発明の第３の実施例に係るフロ−
チャ−ト。

【図１１】図11はこの発明の第４の実施例を説明するた
めのプログラム電圧パルス幅とセルしきい値Ｖthとの関
係を示す図。

【図１２】図12はデ−タの書込／消去を行うことのでき
る不揮発性半導体記憶装置の典型的なメモリセルの断面
図。

【図１３】図13はウインドウナロウウィングを示す図。

【図１４】図14はセル電流の低下を示す図。

【符号の説明】

１…Ｐ型シリコン基板、２…Ｎ型ソ−ス領域、３…Ｎ型
ドレイン領域、４…チャネル領域、５…第１ゲ−ト絶縁
膜、６…浮遊ゲ−ト、７…第２ゲ−ト絶縁膜、８…制御
ゲ−ト、９…界面準位、１０…Ｖｐｐ電圧発生／供給回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/02 16/06 6866−5ＬＧ１１Ｃ 17/00 ５１０Ａ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基体、この基体中に
形成された第２導電型の第１、第２の半導体領域、これ
ら第１、第２の半導体領域相互間の前記基体中に規定さ
れたチャネル領域、このチャネル領域上に第１の絶縁層
を介して形成された電荷蓄積層、およびこの電荷蓄積層
上に第２の絶縁層を介して形成された電極層とで構成さ
れるメモリセルと、前記第１の半導体領域に第１の電位を与え、前記第２の
半導体領域に前記第１の電位より低い第２の電位を与
え、前記電極層に前記第２の電位より高い第３の電位を
与えることで前記メモリセルを導通させ、前記電荷蓄積
層の電位が前記第１の電位以上となっている状態で前記
電荷の注入を完了させる電荷注入手段とを具備すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】第１導電型の半導体基体、この基体中に
形成された第２導電型の第１、第２の半導体領域、これ
ら第１、第２の半導体領域相互間の前記基体中に規定さ
れたチャネル領域、このチャネル領域上に第１の絶縁層
を介して形成された電荷蓄積層、およびこの電荷蓄積層
上に第２の絶縁層を介して形成された電極層とで構成さ
れるメモリセルを具備する不揮発性半導体記憶装置のプ
ログラム方法において、前記第１の半導体領域に第１の電位を与え、前記第２の
半導体領域に前記第１の電位より低い第２の電位を与
え、前記電極層に前記第２の電位より高い第３の電位を
与えることで前記メモリセルを導通させ、前記電荷蓄積
層の電位が前記第１の電位以上となっている状態で前記
電荷の注入を完了させることを特徴とする不揮発性半導
体記憶装置のプログラム方法。
【請求項３】第１導電型の半導体基体、この基体中に
形成された第２導電型の第１、第２の半導体領域、これ
ら第１、第２の半導体領域相互間の前記基体中に規定さ
れたチャネル領域、このチャネル領域上に第１の絶縁層
を介して形成された電荷蓄積層、およびこの電荷蓄積層
上に第２の絶縁層を介して形成された電極層とで構成さ
れるメモリセルと、前記第１の半導体領域に第１の電位を与え、前記第２の
半導体領域に前記第１の電位より低い第２の電位を与
え、前記電極層に前記第２の電位より高い第３の電位を
与えることで前記メモリセルを導通させ、前記電荷蓄積
層の電位が前記第１の電位以上となっている状態で第１
回目の電荷の注入を行い、前記第１の半導体領域に第１
の電位より低い第４の電位を与えることで第２回目の電
荷の注入を行って電荷の注入を完了させる電荷注入手段
とを具備することを特徴とする不揮発性半導体記憶装
置。