JPH0770614B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0770614B2 JPH0770614B2 JP63147205A JP14720588A JPH0770614B2 JP H0770614 B2 JPH0770614 B2 JP H0770614B2 JP 63147205 A JP63147205 A JP 63147205A JP 14720588 A JP14720588 A JP 14720588A JP H0770614 B2 JPH0770614 B2 JP H0770614B2
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 19
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上に相補型MOSトランジスタで形
成された例えばA/D変換器等に関し、特に入力保護のレ
イアウトに関する。
成された例えばA/D変換器等に関し、特に入力保護のレ
イアウトに関する。
近年、半導体基板上に相補型MOSトランジスタで形成さ
れたA/D変換器においては、高速・高精度化がはかられ
ている。又自動車のエンジン制御等、ノイズの多い環境
で使用される場合が多くなっている。さて、これらのA/
D変換器は、通常複数の選択可能なアナログ入力チャネ
ルを有しているがノイズの多い環境で使用されている場
合、非選択のアナログチャネルからノイズが入り、この
ノイズによってA/D変換の精度が著るしく悪化する場合
が考えられる。
れたA/D変換器においては、高速・高精度化がはかられ
ている。又自動車のエンジン制御等、ノイズの多い環境
で使用される場合が多くなっている。さて、これらのA/
D変換器は、通常複数の選択可能なアナログ入力チャネ
ルを有しているがノイズの多い環境で使用されている場
合、非選択のアナログチャネルからノイズが入り、この
ノイズによってA/D変換の精度が著るしく悪化する場合
が考えられる。
又、この特性の悪化は、交換精度の高いA/D変換器ほど
影響が大きい。従って今後A/Dの高精度化が進むにつれ
益々影響が大きくなると考えられる。すなわち、非選択
チャネルから入るノイズが変換精度に与える影響を小さ
くすることは、非常に重要な技術である。
影響が大きい。従って今後A/Dの高精度化が進むにつれ
益々影響が大きくなると考えられる。すなわち、非選択
チャネルから入るノイズが変換精度に与える影響を小さ
くすることは、非常に重要な技術である。
従来、相補型MOS集積回路においては、入力端子の入力
保護として一般的に電源間（Vccと接地間）にダイオー
ドD1とD2とを直列接続し、入力端子とダイオードD1,D2
との間に抵抗Ｒを入れた第５図もしくは入力配線と電源
（Vccおよび接地）間にＰチャンネルトランジスタMP1及
びＮチャンネルトランジスタMN1を入れた第６図等の保
護回路が使用されている。たとえば、第６図のごとき入
力保護回路をレイアウトする場合、レイアウト面積を小
さくする目的等のため、第７図のごとくアナログ入力パ
ッド71,72,73の両側にＰチャンネルトランジスタとＮチ
ャンネルトランジスタを配置し、Ｐチャネルトランジス
タどうし、もしくはＮチャネルトランジスタどうしをと
なり合わせに配置している。
保護として一般的に電源間（Vccと接地間）にダイオー
ドD1とD2とを直列接続し、入力端子とダイオードD1,D2
との間に抵抗Ｒを入れた第５図もしくは入力配線と電源
（Vccおよび接地）間にＰチャンネルトランジスタMP1及
びＮチャンネルトランジスタMN1を入れた第６図等の保
護回路が使用されている。たとえば、第６図のごとき入
力保護回路をレイアウトする場合、レイアウト面積を小
さくする目的等のため、第７図のごとくアナログ入力パ
ッド71,72,73の両側にＰチャンネルトランジスタとＮチ
ャンネルトランジスタを配置し、Ｐチャネルトランジス
タどうし、もしくはＮチャネルトランジスタどうしをと
なり合わせに配置している。
又、第５図のごときダイオードD1,D2を用いる保護回路
においてもこれらダイオードは電源Vcc側（D1）がP+/N
接合を用い、接地側（D2）がN+/P接合を用いているが、
同様の理由でP+/nダイオードどうし、もしくはn+/pダイ
オードどうしをとなり合わせに配置している。
においてもこれらダイオードは電源Vcc側（D1）がP+/N
接合を用い、接地側（D2）がN+/P接合を用いているが、
同様の理由でP+/nダイオードどうし、もしくはn+/pダイ
オードどうしをとなり合わせに配置している。
実際にA/D変換を行なう場合、複数のアナログ入力チャ
ネルのうち１個が選択され、ディジタルコードに変換す
べきアナログ電圧が選択されたアナログ入力パッドから
アナログ入力チャンネルに入力されるわけであるが、た
とえば、アナログ入力パッド72が選択されている場合を
考える。ここで当然のことながら他のアナログ入力チャ
ネルは非選択状態にあるが、たとえばアナログ入力パッ
ド１からGNDレベル以下のノイズが入った場合を考え
る。ここで入力保護回路が従来のごとくＰチャネルMOS
トランジスタどうし、もしくはｎチャネルトランジスタ
どうしをとなり合わせに配置していたとする。この場合
ｎチャネルトランジスタどうしが、となり合わせに配置
された部分、すなわち、第７図のＡ−Ａ′部分が存在す
る。第８図にＡ−Ａ′部分の断面図を示す。Ｐ型基板１
にN+ドレイン2,5とN+ソース3,4で２つのＮチャネルMOS
トランジスタを形成し、各ＮチャンネルMOSトランジス
タの周りをP+チャンネルストッパー6,7,8で囲んでい
る。前記のごとく、アナログ入力パッド71からGND以下
のノイズが入った場合アナログ入力パッド71に接続され
たn+拡散層２は、GND電位のＰ型基板１に対して順方向
にバイアスされ、n+拡散層２からＰ型基板１に電子が注
入される。この電子はバイポーラ動作で他のn+拡散層3,
4,5に吸収されるが、このうち、GNDに接続されたn+拡散
層3,4に吸収された電子は、低インピーダンスのGNDに流
れ込み問題はない。しかし、選択されているアナログ入
力パッド72に接続されたn+拡散層２に電子が吸収される
と変換誤差が発生する。すなわちアナログ入力配線に
は、通常保護のため半導体集積回路装置外に10KΩ〜100
KΩ程度の保護抵抗が直列に接続される。従って、アナ
ログ入力は、必ずしも低インピーダンスではなく、吸収
された電子が流れ込むと、外付け抵抗による電位降下が
アナログ入力パッド72の部分の電位が真のアナログ電位
より低くなってしまう。従って、この低くなった電位を
A/D変換すれば当然真のアナログ電位とは異なったディ
ジタルコードに変換されてしまい、変換誤差が生じたよ
うに見えてしまう。
ネルのうち１個が選択され、ディジタルコードに変換す
べきアナログ電圧が選択されたアナログ入力パッドから
アナログ入力チャンネルに入力されるわけであるが、た
とえば、アナログ入力パッド72が選択されている場合を
考える。ここで当然のことながら他のアナログ入力チャ
ネルは非選択状態にあるが、たとえばアナログ入力パッ
ド１からGNDレベル以下のノイズが入った場合を考え
る。ここで入力保護回路が従来のごとくＰチャネルMOS
トランジスタどうし、もしくはｎチャネルトランジスタ
どうしをとなり合わせに配置していたとする。この場合
ｎチャネルトランジスタどうしが、となり合わせに配置
された部分、すなわち、第７図のＡ−Ａ′部分が存在す
る。第８図にＡ−Ａ′部分の断面図を示す。Ｐ型基板１
にN+ドレイン2,5とN+ソース3,4で２つのＮチャネルMOS
トランジスタを形成し、各ＮチャンネルMOSトランジス
タの周りをP+チャンネルストッパー6,7,8で囲んでい
る。前記のごとく、アナログ入力パッド71からGND以下
のノイズが入った場合アナログ入力パッド71に接続され
たn+拡散層２は、GND電位のＰ型基板１に対して順方向
にバイアスされ、n+拡散層２からＰ型基板１に電子が注
入される。この電子はバイポーラ動作で他のn+拡散層3,
4,5に吸収されるが、このうち、GNDに接続されたn+拡散
層3,4に吸収された電子は、低インピーダンスのGNDに流
れ込み問題はない。しかし、選択されているアナログ入
力パッド72に接続されたn+拡散層２に電子が吸収される
と変換誤差が発生する。すなわちアナログ入力配線に
は、通常保護のため半導体集積回路装置外に10KΩ〜100
KΩ程度の保護抵抗が直列に接続される。従って、アナ
ログ入力は、必ずしも低インピーダンスではなく、吸収
された電子が流れ込むと、外付け抵抗による電位降下が
アナログ入力パッド72の部分の電位が真のアナログ電位
より低くなってしまう。従って、この低くなった電位を
A/D変換すれば当然真のアナログ電位とは異なったディ
ジタルコードに変換されてしまい、変換誤差が生じたよ
うに見えてしまう。
次に、同じくアナログ入力パッド72が選択されていて、
アナログ入力パッド73からVcc以上の電位のノイズが入
ったとする。入力保護部には、ＰチャネルMOSトランジ
スタどうしがとなり合わせに配置されている部分すなわ
ち第７図のＢ−Ｂ′部分が存在する。第９図にＢ−Ｂ′
の断面図を示す。Ｐ型基板１に形成したＮウェル９にP+
ソース11,12とP+ドレイン10,13で２つのＰチャンネルMO
Sトランジスタを形成し、各ＰチャンネルMOSトランジス
タをN+チャンネルストッパー14,15,16で囲んでいる。ア
ナログ入力パッド73にVcc以上の電位のノイズが入る
と、アナログ入力パッド73に接続されたP+拡散層13とVc
c電位のＮウェル９は順方向バイアスされP+拡散層13か
らＮウェル９にホールが注入される。このホールはＮウ
ェル９中を拡散し、大部分はＰ型基板１に注入される
が、１部はＮウェル９内のP+拡散層に吸収される。この
うち、Vcc電位のP+拡散層11,12に吸収されたホールは、
インピーダンスの低いVccに流れ込み、影響はない。但
し、アナログ入力パッド72に接続されたP+拡散層10にホ
ールが吸収されると前記と同じ理由でアナログ入力パッ
ド72の部分の電位は真のアナログ電位よりも高くなり変
換誤差を生じてしまう。
アナログ入力パッド73からVcc以上の電位のノイズが入
ったとする。入力保護部には、ＰチャネルMOSトランジ
スタどうしがとなり合わせに配置されている部分すなわ
ち第７図のＢ−Ｂ′部分が存在する。第９図にＢ−Ｂ′
の断面図を示す。Ｐ型基板１に形成したＮウェル９にP+
ソース11,12とP+ドレイン10,13で２つのＰチャンネルMO
Sトランジスタを形成し、各ＰチャンネルMOSトランジス
タをN+チャンネルストッパー14,15,16で囲んでいる。ア
ナログ入力パッド73にVcc以上の電位のノイズが入る
と、アナログ入力パッド73に接続されたP+拡散層13とVc
c電位のＮウェル９は順方向バイアスされP+拡散層13か
らＮウェル９にホールが注入される。このホールはＮウ
ェル９中を拡散し、大部分はＰ型基板１に注入される
が、１部はＮウェル９内のP+拡散層に吸収される。この
うち、Vcc電位のP+拡散層11,12に吸収されたホールは、
インピーダンスの低いVccに流れ込み、影響はない。但
し、アナログ入力パッド72に接続されたP+拡散層10にホ
ールが吸収されると前記と同じ理由でアナログ入力パッ
ド72の部分の電位は真のアナログ電位よりも高くなり変
換誤差を生じてしまう。
すなわち、入力保護部において従来のごとくＰチャネル
トランジスタどうし、及び、nchトランジスタどうしを
となり合わせに配置した場合、非選択チャネルからGND
以下もしくはVcc以上の電位のノイズが入るとA/D変換器
は変換誤差を生じてしまう。
トランジスタどうし、及び、nchトランジスタどうしを
となり合わせに配置した場合、非選択チャネルからGND
以下もしくはVcc以上の電位のノイズが入るとA/D変換器
は変換誤差を生じてしまう。
以上説明したのは、入力保護に第６図のごとくｎチャネ
ル,pチャネルのOFFトランジスタMP1,MN1を用いた場合で
あるが、第５図のごとくn+/p,p+/nのダイオードD1,D2を
用いた場合でも全く同様である。
ル,pチャネルのOFFトランジスタMP1,MN1を用いた場合で
あるが、第５図のごとくn+/p,p+/nのダイオードD1,D2を
用いた場合でも全く同様である。
本発明は、第１導電型の半導体基板上に第２導電型の島
状領域を形成し、該第１導電型半導体基板表面に第２導
電型のMOSトランジスタ、第２導電型の島上領域表面に
第１導電型のMOSトランジスタを形成してなり、複数の
入力端子を有する相補型半導体集積回路に於いて、該入
力端子の入力保護として、ダイオードを形成するための
第１導電型の拡散層と第２導電型の拡散層もしくは前記
第１の導電型のMOSトランジスタと前記第２の導電型のM
OSトランジスタが前記第１導電型の半導体基板上と前記
第２導電型の島状領域に交互に配置されたものである。
状領域を形成し、該第１導電型半導体基板表面に第２導
電型のMOSトランジスタ、第２導電型の島上領域表面に
第１導電型のMOSトランジスタを形成してなり、複数の
入力端子を有する相補型半導体集積回路に於いて、該入
力端子の入力保護として、ダイオードを形成するための
第１導電型の拡散層と第２導電型の拡散層もしくは前記
第１の導電型のMOSトランジスタと前記第２の導電型のM
OSトランジスタが前記第１導電型の半導体基板上と前記
第２導電型の島状領域に交互に配置されたものである。
次に、本発明の実施例を図面を用いてより詳細に説明す
る。尚説明は、入力保護として、ｎチャネル,pチャネル
のOFFトランジスタを使用した場合に関して行なう。
る。尚説明は、入力保護として、ｎチャネル,pチャネル
のOFFトランジスタを使用した場合に関して行なう。
第１図に本発明の一実施例の平面図を示す。レイアウト
は従来と異なりＮチャネルMOSトランジスタとＰチャン
ネルMOSトランジスタを交互に配置している。ここで、
前記と同様アナログ入力パッド72が選択されていて非選
択のアナログ入力パッド71からGNDレベル以下の電位の
ノイズが入ったとする。ここでアナログ入力パッド72の
接続されたアナログ入力チャネルへの影響を考える。第
１図のＣ−Ｃ′断面を第２図に示す。N+領域17と18で形
成されるＮチャンネルトランジスタとN+領域21と22で形
成されるＮチャンネルトランジスタとの間にＮウェル41
巾に形成されたP+領域19と20とで形成されるＰチャンネ
ルトランジスタが配置されている。ここでアナログ入力
パッド１に接続されたn+拡散層17から電子が注入される
わけであるが、注入源となる拡散層17とアナログ入力パ
ッド72に接続されたn+拡散層21との間には、比較的深い
Ｎウェル41が存在する。従ってこのＮウェルがコレクタ
となり拡散してきた電子は、大部分このＮウェル41に吸
収される。Ｎウェル41に吸収された電子は、Ｎウェル41
内では多数キャリアでありそのままドリフトでＮウェル
41の電位固定用のn+拡散層25又は26に流れ込み何ら悪影
響を及ぼさない。又注入源のn+拡散層17とn+拡散層21の
距離が長くなった効果も重なって実験ではアナログ入力
パッド71から同じノイズ入った場合、アナログ入力パッ
ド72に到達する電子の量は従来のレイアウトパターンの
1/10程度に激減している。
は従来と異なりＮチャネルMOSトランジスタとＰチャン
ネルMOSトランジスタを交互に配置している。ここで、
前記と同様アナログ入力パッド72が選択されていて非選
択のアナログ入力パッド71からGNDレベル以下の電位の
ノイズが入ったとする。ここでアナログ入力パッド72の
接続されたアナログ入力チャネルへの影響を考える。第
１図のＣ−Ｃ′断面を第２図に示す。N+領域17と18で形
成されるＮチャンネルトランジスタとN+領域21と22で形
成されるＮチャンネルトランジスタとの間にＮウェル41
巾に形成されたP+領域19と20とで形成されるＰチャンネ
ルトランジスタが配置されている。ここでアナログ入力
パッド１に接続されたn+拡散層17から電子が注入される
わけであるが、注入源となる拡散層17とアナログ入力パ
ッド72に接続されたn+拡散層21との間には、比較的深い
Ｎウェル41が存在する。従ってこのＮウェルがコレクタ
となり拡散してきた電子は、大部分このＮウェル41に吸
収される。Ｎウェル41に吸収された電子は、Ｎウェル41
内では多数キャリアでありそのままドリフトでＮウェル
41の電位固定用のn+拡散層25又は26に流れ込み何ら悪影
響を及ぼさない。又注入源のn+拡散層17とn+拡散層21の
距離が長くなった効果も重なって実験ではアナログ入力
パッド71から同じノイズ入った場合、アナログ入力パッ
ド72に到達する電子の量は従来のレイアウトパターンの
1/10程度に激減している。
次に、アナログ入力パッド72が選択されていて、アナロ
グ入力パッド73からVccレベル以上の電位のノイズが入
った場合の影響を考える。第１図のＤ−Ｄ′断面図を第
３図に示す。この場合、アナログ入力パッド73に接続さ
れたP+拡散層34からホールが注入されるが、アナログ入
力パッド72に接続されたP+拡散層30はP+拡散層34の存在
するＮウェル43とは別のＮウェル42内にあり、Ｐ型基板
１内で多数キャリアであるホールは、Ｎウェル42とＰ型
基板１の間のポテンシャル差から考えてＮウェル42内に
は入れない。従って、Vcc以上の電位のノイズによる影
響は全くなくなる。Ｐ型基板１内に入ったホールは、基
板電位固定用のP+拡散層38,37等に吸収され、全く問題
は発生しない。
グ入力パッド73からVccレベル以上の電位のノイズが入
った場合の影響を考える。第１図のＤ−Ｄ′断面図を第
３図に示す。この場合、アナログ入力パッド73に接続さ
れたP+拡散層34からホールが注入されるが、アナログ入
力パッド72に接続されたP+拡散層30はP+拡散層34の存在
するＮウェル43とは別のＮウェル42内にあり、Ｐ型基板
１内で多数キャリアであるホールは、Ｎウェル42とＰ型
基板１の間のポテンシャル差から考えてＮウェル42内に
は入れない。従って、Vcc以上の電位のノイズによる影
響は全くなくなる。Ｐ型基板１内に入ったホールは、基
板電位固定用のP+拡散層38,37等に吸収され、全く問題
は発生しない。
第４図に本発明の他の実施例の平面図を示す。前述の実
施例ではアナログ入力の入力保護としてｎチャネル,pチ
ャネルのOFFトランジスタを用いた場合に関して説明し
たが、本実施例では、入力保護としてn+/p,p+/nダイオ
ードを用いた場合に関して説明する。この場合、N+拡散
層41中に形成したP+拡散層42で形成するダイオード（P+
/N）とＰ拡散層43中に形成したN+拡散層44で形成したダ
イオード（N+/P）とが交互に配置されている。従って、
断面図は前記第２図，第３図のｎチャネルMOSトランジ
スタがn+/pダイオードのn+拡散層に、又ｐチャネルMOS
トランジスタがP+/NダイオードのP+拡散層に入れ換わる
だけで、効果は前記の実施例の場合と全く同様となる。
施例ではアナログ入力の入力保護としてｎチャネル,pチ
ャネルのOFFトランジスタを用いた場合に関して説明し
たが、本実施例では、入力保護としてn+/p,p+/nダイオ
ードを用いた場合に関して説明する。この場合、N+拡散
層41中に形成したP+拡散層42で形成するダイオード（P+
/N）とＰ拡散層43中に形成したN+拡散層44で形成したダ
イオード（N+/P）とが交互に配置されている。従って、
断面図は前記第２図，第３図のｎチャネルMOSトランジ
スタがn+/pダイオードのn+拡散層に、又ｐチャネルMOS
トランジスタがP+/NダイオードのP+拡散層に入れ換わる
だけで、効果は前記の実施例の場合と全く同様となる。
以上説明したように、本発明は、複数の選択可能なアナ
ログ入力チャネルを持つA/D変換器において、入力保護
のＰチャンネルトランジスタ（P+/Nダイオード）とＮチ
ャンネルトランジスタ（N+/Pダイオード）を交互に配置
することにより非選択のアナログ入力チャネルから入る
ノイズによって発生する変換精度の悪化を著るしく小さ
くし、より信頼度の高いA/D変換器を実現できる。
ログ入力チャネルを持つA/D変換器において、入力保護
のＰチャンネルトランジスタ（P+/Nダイオード）とＮチ
ャンネルトランジスタ（N+/Pダイオード）を交互に配置
することにより非選択のアナログ入力チャネルから入る
ノイズによって発生する変換精度の悪化を著るしく小さ
くし、より信頼度の高いA/D変換器を実現できる。
第１図は、本発明の一実施例の平面図である。第２図及
び第３図は、本発明の一実施例の各部の断面図である。
第４図は、本発明の他の実施例の平面図である。第５
図，第６図は、一般的な入力保護回路の回路図である。
第７図は、従来例の断面図、第８図，第９図は、従来例
の断面図である。 D1……P+/Nダイオード、D2……N+/Pダイオード、MP1…
…ＰチャネルMOSトランジスタ、MN1……ＮチャネルMOS
トランジスタ、１……Ｐ型基板、9,41,42,43……Ｎウェ
ル、2,3,4,5,17,18,21,22,31,32……n+拡散層、10,11,1
2,13,19,20,29,30,33,34,……p+拡散層、6,7,8,23,24,2
7,28,37,38……基板電位固定用P+拡散層、14,15,16,25,
26,35,36,39,40……Ｎウェル電位固定用n+拡散層
び第３図は、本発明の一実施例の各部の断面図である。
第４図は、本発明の他の実施例の平面図である。第５
図，第６図は、一般的な入力保護回路の回路図である。
第７図は、従来例の断面図、第８図，第９図は、従来例
の断面図である。 D1……P+/Nダイオード、D2……N+/Pダイオード、MP1…
…ＰチャネルMOSトランジスタ、MN1……ＮチャネルMOS
トランジスタ、１……Ｐ型基板、9,41,42,43……Ｎウェ
ル、2,3,4,5,17,18,21,22,31,32……n+拡散層、10,11,1
2,13,19,20,29,30,33,34,……p+拡散層、6,7,8,23,24,2
7,28,37,38……基板電位固定用P+拡散層、14,15,16,25,
26,35,36,39,40……Ｎウェル電位固定用n+拡散層
Claims (1)
- 【請求項１】第１導電型の半導体基板上に第２導電型の
島状領域を形成し、該第１導電型半導体基板表面に第２
導電型のMOSトランジスタ、第２導電型の島上領域表面
に第１導電型のMOSトランジスタを形成してなり、複数
の入力端子を有する相補型半導体集積回路に於いて、該
入力端子の入力保護として、ダイオードを形成するため
の第１導電型の拡散層と第２導電型の拡散層もしくは前
記第１の導電型のMOSトランジスタと前記第２の導電型
のMOSトランジスタが前記第１導電型の半導体基板上と
前記第２導電型の島状領域に交互に配置されることを特
徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147205A JPH0770614B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
| EP19890306002 EP0347195B1 (en) | 1988-06-14 | 1989-06-14 | Input protection circuit for analog/digital converting semiconductor integrated circuit |
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