JPH0765590A - シリアル書込入力付リードオンリメモリ - Google Patents
シリアル書込入力付リードオンリメモリInfo
- Publication number
- JPH0765590A JPH0765590A JP21414093A JP21414093A JPH0765590A JP H0765590 A JPH0765590 A JP H0765590A JP 21414093 A JP21414093 A JP 21414093A JP 21414093 A JP21414093 A JP 21414093A JP H0765590 A JPH0765590 A JP H0765590A
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Abstract
(57)【要約】
【目的】 少ない信号線を用いてシリアルにアドレスお
よびデータを指定することによりＲＯＭに対する書込を
簡単に行なう。 【構成】 端子ＳINよりアドレスおよびデータに関する
シリアル情報をシフトレジスタおよびマルチプレクサ
Ｘ，Ｙ，Ｄに送り込み、端子ＳＷＥよりシリアル情報書
込制御信号を送り、新しいアドレスおよびデータに書換
える。
よびデータを指定することによりＲＯＭに対する書込を
簡単に行なう。 【構成】 端子ＳINよりアドレスおよびデータに関する
シリアル情報をシフトレジスタおよびマルチプレクサ
Ｘ，Ｙ，Ｄに送り込み、端子ＳＷＥよりシリアル情報書
込制御信号を送り、新しいアドレスおよびデータに書換
える。
Description
【０００１】
【産業上の利用分野】本発明は、リードオンリメモリ
（以下ＲＯＭという）の改良に関するもので、装置に実
装後メモリ内容の書換を可能ならしめるものである。
（以下ＲＯＭという）の改良に関するもので、装置に実
装後メモリ内容の書換を可能ならしめるものである。
【０００２】
【従来の技術】図３は、従来のＰＲＯＭの一例の平面図
である。一般に両端に端子群を設けたデュアルインライ
ンパッケージの中に集積回路が収容されている。
である。一般に両端に端子群を設けたデュアルインライ
ンパッケージの中に集積回路が収容されている。
【０００３】端子ＣＥはチップセレクト端子であり、ア
クティブであればそのデバイスが選択されたことを示
す。
クティブであればそのデバイスが選択されたことを示
す。
【０００４】端子ＯＥは読出制御端子であり、アクティ
ブであればデータ端子にデータを出力することを許可す
る。
ブであればデータ端子にデータを出力することを許可す
る。
【０００５】端子ＷＥは書込制御端子であり、アクティ
ブであれば指定されたアドレスにデータを書込むことを
許可する。ただし、端子ＶPPのＶPP電圧が書込電圧にな
っていなければならない。
ブであれば指定されたアドレスにデータを書込むことを
許可する。ただし、端子ＶPPのＶPP電圧が書込電圧にな
っていなければならない。
【０００６】端子Ａ0 〜Ａ16はアドレス端子であり、読
出または書込を行なうアドレスを指定する。この端子の
数はＲＯＭの容量によって変化する。この例では１２８
Ｋ×８ビットのＲＯＭである。
出または書込を行なうアドレスを指定する。この端子の
数はＲＯＭの容量によって変化する。この例では１２８
Ｋ×８ビットのＲＯＭである。
【０００７】端子Ｄ0 〜Ｄ7 はデータ端子であり、読出
すデータが出力され、または書込データを入力する。
すデータが出力され、または書込データを入力する。
【０００８】端子ＶDDは電源端子であり、常にたとえば
５Ｖ，３Ｖ等の動作電圧を供給する。
５Ｖ，３Ｖ等の動作電圧を供給する。
【０００９】端子ＶPPは書込用電源端子であり、通常は
端子ＶDDと同じ電圧を供給し、書込時のみ高い電圧たと
えば１２．５Ｖを供給する。
端子ＶDDと同じ電圧を供給し、書込時のみ高い電圧たと
えば１２．５Ｖを供給する。
【００１０】端子ＧＮＤは接地端子である。上記のＲＯ
Ｍにおいて、読出動作は、そのデバイスのアドレス端子
Ａ0 〜Ａ16に、直接読出を行なうアドレスを指定したの
ち、読出制御端子ＯＥをアクティブにすることによって
データ端子Ｄ0 〜Ｄ7 に、指定されたアドレスのデータ
が出力されることにより行なわれ、書込動作は、書込を
行なうアドレスをアドレス端子Ａ0 〜Ａ16に指定し、書
込を行なうデータをデータ端子Ｄ0 〜Ｄ7 に指定した
後、書込制御端子ＷＥをアクティブにすることにより指
定したデータが書込まれる。
Ｍにおいて、読出動作は、そのデバイスのアドレス端子
Ａ0 〜Ａ16に、直接読出を行なうアドレスを指定したの
ち、読出制御端子ＯＥをアクティブにすることによって
データ端子Ｄ0 〜Ｄ7 に、指定されたアドレスのデータ
が出力されることにより行なわれ、書込動作は、書込を
行なうアドレスをアドレス端子Ａ0 〜Ａ16に指定し、書
込を行なうデータをデータ端子Ｄ0 〜Ｄ7 に指定した
後、書込制御端子ＷＥをアクティブにすることにより指
定したデータが書込まれる。
【００１１】
【発明が解決しようとする課題】最近のパソコン，ワー
プロ，電子手帳などは、小型化傾向にあり、そのため、
すべての回路部品は高密度実装を余儀なくされている。
機器をコントロールするソフトウエアが書込まれるＲＯ
Ｍもその例外ではなく、従来は、ＩＣソケット付のＥＰ
ＲＯＭが使用されていたものから、面実装タイプに変わ
りつつある。
プロ，電子手帳などは、小型化傾向にあり、そのため、
すべての回路部品は高密度実装を余儀なくされている。
機器をコントロールするソフトウエアが書込まれるＲＯ
Ｍもその例外ではなく、従来は、ＩＣソケット付のＥＰ
ＲＯＭが使用されていたものから、面実装タイプに変わ
りつつある。
【００１２】しかしながら、ソケットを使用せず直接回
路基板にはんだ付してしまえば、簡単にＲＯＭのデータ
を書換えることができない。
路基板にはんだ付してしまえば、簡単にＲＯＭのデータ
を書換えることができない。
【００１３】また、データ書換えのため外付け回路で対
応すれば、たとえば図４のような構成となる。
応すれば、たとえば図４のような構成となる。
【００１４】図４において、ＲＯＭのアドレス端子Ａ0
〜Ａ16にアドレス切換回路１０および、データ端子Ｄ0
〜Ｄ7 にデータ切換回路１１を付加し、これらを書込コ
ネクタに接続する。そうすると、多くの部品を必要と
し、また、回路が加わったことにより、アドレス，デー
タ線に遅延が発生することから、アクセススピードが遅
くなる。さらに外部から書込を行なうために多くの信号
線を必要とする。
〜Ａ16にアドレス切換回路１０および、データ端子Ｄ0
〜Ｄ7 にデータ切換回路１１を付加し、これらを書込コ
ネクタに接続する。そうすると、多くの部品を必要と
し、また、回路が加わったことにより、アドレス，デー
タ線に遅延が発生することから、アクセススピードが遅
くなる。さらに外部から書込を行なうために多くの信号
線を必要とする。
【００１５】本発明の目的は、少ない信号線を用いて、
シリアルにアドレス，データを指定することによってＲ
ＯＭに対する書換えを簡単に行なうことにある。
シリアルにアドレス，データを指定することによってＲ
ＯＭに対する書換えを簡単に行なうことにある。
【００１６】
【課題を解決するための手段】本発明のシリアル書込入
力付ＲＯＭにおいては、ＬＳＩ内部にシフトレジスタお
よびマルチプレクサを付加し、アドレスおよびデータに
関するシリアル情報入力用の回路と、クロック信号入力
用の回路と、シリアル情報による書換えのための書込制
御回路を付加する。
力付ＲＯＭにおいては、ＬＳＩ内部にシフトレジスタお
よびマルチプレクサを付加し、アドレスおよびデータに
関するシリアル情報入力用の回路と、クロック信号入力
用の回路と、シリアル情報による書換えのための書込制
御回路を付加する。
【００１７】
【作用】本発明によればＲＯＭを装置に実装した後で
も、新しいアドレスおよびデータに関するシリアル情報
を入力してアドレスおよびデータを書換えることができ
る。外付け回路を付加する必要がない。
も、新しいアドレスおよびデータに関するシリアル情報
を入力してアドレスおよびデータを書換えることができ
る。外付け回路を付加する必要がない。
【００１８】
【実施例】図１は、本発明の一実施例であるＥＥＰＲＯ
Ｍのブロック図である。太い線で示した部分が本発明に
おいて追加された部分であり、その他の部分は従来の１
ＭｂｉｔのＥＥＰＲＯＭと同様である。電気的消去可能
なＥＥＰＲＯＭであるため、図３のＰＲＯＭに比べ、Ｅ
Ｅ（消去）信号入力のための端子ＥＥが追加されてい
る。またシリアル情報入力用の端子ＳINとクロック信号
入力用の端子Ｓckと書込制御信号入力用の書込制御端子
ＳＷＥが付加されている。
Ｍのブロック図である。太い線で示した部分が本発明に
おいて追加された部分であり、その他の部分は従来の１
ＭｂｉｔのＥＥＰＲＯＭと同様である。電気的消去可能
なＥＥＰＲＯＭであるため、図３のＰＲＯＭに比べ、Ｅ
Ｅ（消去）信号入力のための端子ＥＥが追加されてい
る。またシリアル情報入力用の端子ＳINとクロック信号
入力用の端子Ｓckと書込制御信号入力用の書込制御端子
ＳＷＥが付加されている。
【００１９】図１において、メモリマトリクス２１の行
に対応するアドレス上位用のアドレス端子Ａ7 〜Ａ
16は、シフトレジスタおよびマルチプレクサＸを介し
て、行デコーダ２０およびメモリマトリクス２１に接続
されている。データ端子Ｄ0 〜Ｄ7は、シフトレジスタ
およびマルチプレクサＤを介して、データ制御回路３０
および列ゲート３１に接続され、さらにメモリマトリク
ス２１に接続される。
に対応するアドレス上位用のアドレス端子Ａ7 〜Ａ
16は、シフトレジスタおよびマルチプレクサＸを介し
て、行デコーダ２０およびメモリマトリクス２１に接続
されている。データ端子Ｄ0 〜Ｄ7は、シフトレジスタ
およびマルチプレクサＤを介して、データ制御回路３０
および列ゲート３１に接続され、さらにメモリマトリク
ス２１に接続される。
【００２０】メモリマトリクス２１の列に対応するアド
レス下位用のアドレス端子Ａ0 〜Ａ 6 は、シフトレジス
タおよびマルチプレクサＹを介して、列デコーダ３２に
接続され、さらに列ゲート３１に接続されている。
レス下位用のアドレス端子Ａ0 〜Ａ 6 は、シフトレジス
タおよびマルチプレクサＹを介して、列デコーダ３２に
接続され、さらに列ゲート３１に接続されている。
【００２１】端子ＳINおよび端子Ｓckから入力されたシ
リアル情報およびクロック信号は、それぞれのシフトレ
ジスタおよびマルチプレクサＸ，ＹおよびＤに供給され
る。
リアル情報およびクロック信号は、それぞれのシフトレ
ジスタおよびマルチプレクサＸ，ＹおよびＤに供給され
る。
【００２２】シリアル情報書込制御端子ＳＷＥは、ラッ
チ４０，チップセレクト端子ＣＥに接続されるゲート４
１およびＲ／Ｗ／Ｅ（リード，ライト，イレーズ）制御
回路４２に接続され、このＲ／Ｗ／Ｅ制御回路４２は、
シフトレジスタおよびマルチプレクサＸ，ＹおよびＤを
制御する。
チ４０，チップセレクト端子ＣＥに接続されるゲート４
１およびＲ／Ｗ／Ｅ（リード，ライト，イレーズ）制御
回路４２に接続され、このＲ／Ｗ／Ｅ制御回路４２は、
シフトレジスタおよびマルチプレクサＸ，ＹおよびＤを
制御する。
【００２３】図２（ａ）は、シフトレジスタおよびマル
チプレクサＸのブロック図であり、他のシフトレジスタ
およびマルチプレクサＹおよびＤも同様な構造である。
図２（ｂ）はシリアル情報とシリアル情報用のクロック
信号のタイミングチャートである。
チプレクサＸのブロック図であり、他のシフトレジスタ
およびマルチプレクサＹおよびＤも同様な構造である。
図２（ｂ）はシリアル情報とシリアル情報用のクロック
信号のタイミングチャートである。
【００２４】シフトレジスタおよびマルチプレクサＸは
シフトレジスタ５０とゲートＧ1 〜ＧN により構成さ
れ、ゲートＧ1 〜ＧN は入力側の端子群Ａと出力側の端
子群Ｂを有している。この場合端子群Ａはアドレス端子
Ａ7 〜Ａ16に接続され、端子群Ｂは行デコーダ３０に接
続されている。
シフトレジスタ５０とゲートＧ1 〜ＧN により構成さ
れ、ゲートＧ1 〜ＧN は入力側の端子群Ａと出力側の端
子群Ｂを有している。この場合端子群Ａはアドレス端子
Ａ7 〜Ａ16に接続され、端子群Ｂは行デコーダ３０に接
続されている。
【００２５】端子ＳINから入力されたシリアル情報は端
子Ｓckからのクロックの立ち上がりで、シフトレジスタ
の各フリップフロップＱ1 〜ＱN に取り込まれ、端子Ｓ
ＥＬからの選択信号により端子群Ｂからの出力データ
が、端子群Ａからのデータとなるかシフトレジスタ５０
のデータとなるかを切換える。以上のように構成された
本発明のＲＯＭは以下のようにして動作する。
子Ｓckからのクロックの立ち上がりで、シフトレジスタ
の各フリップフロップＱ1 〜ＱN に取り込まれ、端子Ｓ
ＥＬからの選択信号により端子群Ｂからの出力データ
が、端子群Ａからのデータとなるかシフトレジスタ５０
のデータとなるかを切換える。以上のように構成された
本発明のＲＯＭは以下のようにして動作する。
【００２６】まず、書込を行なうため、端子ＶPPを書込
電圧に設定する。図２（ｂ）に示すようなタイミング
で、端子ＳINから入力されたシリアル情報と端子Ｓckか
ら入力されたクロックにより、すべてのシフトレジスタ
およびマルチプレクサＸ，ＹおよびＤのシフトレジスタ
に書込アドレスと書込データを入力する。すべての書込
アドレスと書込データを入力し終えた後、端子ＳＷＥか
らシリアル情報の書込制御信号を入力する。この書込制
御信号によってＲ／Ｗ／Ｅ制御回路４２が起動され、以
前に設定されていたアドレスおよびデータが、後で入力
されたアドレスおよびデータに切換わり、その新しいア
ドレスで指定されたメモリセルに新しいデータが書込ま
れる。
電圧に設定する。図２（ｂ）に示すようなタイミング
で、端子ＳINから入力されたシリアル情報と端子Ｓckか
ら入力されたクロックにより、すべてのシフトレジスタ
およびマルチプレクサＸ，ＹおよびＤのシフトレジスタ
に書込アドレスと書込データを入力する。すべての書込
アドレスと書込データを入力し終えた後、端子ＳＷＥか
らシリアル情報の書込制御信号を入力する。この書込制
御信号によってＲ／Ｗ／Ｅ制御回路４２が起動され、以
前に設定されていたアドレスおよびデータが、後で入力
されたアドレスおよびデータに切換わり、その新しいア
ドレスで指定されたメモリセルに新しいデータが書込ま
れる。
【００２７】
【発明の効果】本発明によれば、ＲＯＭを装置に実装後
にアドレスおよびデータが変更できるから、製品開発段
階では試作評価に有効であり、開発期間の短縮も可能で
あり、また、製品出荷後はＲＯＭを交換することなく、
ソフトウエアのバージョンアップが可能となる。
にアドレスおよびデータが変更できるから、製品開発段
階では試作評価に有効であり、開発期間の短縮も可能で
あり、また、製品出荷後はＲＯＭを交換することなく、
ソフトウエアのバージョンアップが可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】（ａ）は図１のシフトレジスタおよびマルチプ
レクサのブロック図であり、（ｂ）はシリアル情報とク
ロックのタイミングチャートである。
レクサのブロック図であり、（ｂ）はシリアル情報とク
ロックのタイミングチャートである。
【図３】従来のＲＯＭの平面図である。
【図４】図３のＲＯＭの書換えのためのブロック図であ
る。
る。
Ａ0 〜Ａ16 アドレス端子 Ｄ0 〜Ｄ7 データ端子 Ｘ，Ｙ，Ｄ シフトレジスタおよびマルチプレクサ ２０ 行デコーダ ２１ メモリマトリクス ３０ データ制御回路 ３１ 列ゲート ３２ 列デコーダ ４２ Ｒ／Ｗ／Ｅ 制御回路
Claims (1)
- 【請求項１】 アドレス端子と行デコーダおよび列デコ
ーダとの間にそれぞれ設けられたシフトレジスタおよび
マルチプレクサと、 データ端子とデータ制御回路との間に設けられたシフト
レジスタおよびマルチプレクサと、 これらのシフトレジスタおよびマルチプレクサにアドレ
スおよびデータに関するシリアル情報を入力する回路
と、 シリアル情報入力のためのクロック信号を入力する回路
と、 これらのシフトレジスタおよびマルチプレクサを制御す
るための制御回路と、 制御回路にシリアル情報書込制御信号を入力するための
回路とを有することを特徴とするシリアル書込入力付リ
ードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414093A JPH0765590A (ja) | 1993-08-30 | 1993-08-30 | シリアル書込入力付リードオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414093A JPH0765590A (ja) | 1993-08-30 | 1993-08-30 | シリアル書込入力付リードオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765590A true JPH0765590A (ja) | 1995-03-10 |
Family
ID=16650895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21414093A Pending JPH0765590A (ja) | 1993-08-30 | 1993-08-30 | シリアル書込入力付リードオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0765590A (ja) |
-
1993
- 1993-08-30 JP JP21414093A patent/JPH0765590A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |