JPH076092A

JPH076092A - ライト・バック・キャッシュ・メモリおよびキャッシュ・メモリ内のキャッシュ・ラインを置換する方法

Info

Publication number: JPH076092A
Application number: JP5302259A
Authority: JP
Inventors: Bjorn Liencres; ビジョーン・リーンクレス; Douglas Lee; ダグラス・リー; Pradeep S Sindhu; プラディープ・エス・シンドウ; Tung Pham; タン・ファム
Original assignee: Xerox Corp; Sun Microsystems Inc
Current assignee: Xerox Corp; Sun Microsystems Inc
Priority date: 1992-11-09
Filing date: 1993-11-09
Publication date: 1995-01-10
Also published as: DE69327387T2; US5434993A; DE69327387D1; EP0598535B1; EP0598535A1

Abstract

(57)【要約】（修正有）【目的】マルチプロセッサ・キャッシュ・メモリ構造
における保留ライト・バック・キャッシュ・コントロー
ラを備えたライト・バック・キャッシュ制御システム。【構成】マルチプロセッサ・システムにおけるプロセ
ッサ・サブシステムが、メモリ・バスと呼ばれる高速同
期パケット・スイッチング・バスを利用して、互いに結
合されている。プロセッサのキャッシュ制御システム
は、所有キャッシュ・ラインが置換されている場合、主
メモリに対する所有キャッシュ・ラインのライト・バッ
クを担うライト・バック・キャッシュ・コントローラに
古いキャッシュ・ライン・データをコピーする。次に、
置換される古いキャッシュ・ラインの所有権を保留ライ
ト・バック・コントローラに移行する。キャッシュ制御
システムは、メモリ・バスから新しいキャッシュ・ライ
ン情報を受信すると、即座に、そのキャッシュ・ライン
の置換を行い、処理の続行を可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサ・コ
ンピュータ・システムのためのキャッシュ・メモリ構造
の分野に関するものである。とりわけ、本発明は、パケ
ット・スイッチ式バスを利用した、マルチプロセッサ・
コンピュータ・システムのためのキャッシュ制御システ
ムにおける保留ライト・バックキャッシュ・コントロー
ラに関するものである。

【０００２】

【従来の技術】一般的なコンピュータ・システムの場
合、処理装置は、主メモリに比べてかなり高速度で動作
する。処理装置による命令の実行速度が、主メモリに可
能な命令の供給速度を上回ると、処理装置は、主メモリ
が次の命令を検索しているのを待つ間、遊休状態にとど
まらなければならない。主メモリからのデータまたは命
令を待つ間の、不必要な処理装置の遊休時間を回避する
ため、主メモリより高速で動作可能なキャッシュ・メモ
リを利用して、主メモリと処理装置の間におけるデータ
及び命令の緩衝処理が行われることが多い。キャッシュ
・メモリは、一般に、主メモリよりもはるかに小さい。

【０００３】主メモリからのデータ及び命令は、キャッ
シュ・ラインと呼ばれる均一な単位でキャッシュ・メモ
リにマッピングされる。各キャッシュ・ラインは、主メ
モリのアライメントのとれた連続セグメントを表してい
る。キャッシュ・メモリは、通常、主メモリよりはるか
に小さいので、主メモリの限られた部分集合についてし
か記憶することができない。従って、キャッシュ・メモ
リは、データの主メモリ・アドレスの一部を記憶する必
要がある。アドレスのこの部分は、アドレス・タグと呼
ばれ、キャッシュ・ライン毎に１つのアドレス・タグが
存在する。各キャッシュ・ラインは、さらに、サブブロ
ックと呼ばれる、より小さい均一なインクリメントに細
分することができる。キャッシュ・メモリのキャッシュ
・ラインに対するアクセスは、アドレス・タグ及びキャ
ッシュ・ラインに関連した状況ビットの集合を記憶して
いるキャッシュ・ディレクトリを利用して実施される。

【０００４】最近では、処理速度の上昇を目指して、複
数のプロセッサを備えたコンピュータ・システムが一般
的になっている。マルチプロセッサ・システムの場合、
プロセッサ・サブシステムは、それ自体の独立したキャ
ッシュ・メモリを備えることが可能である。各プロセッ
サは、その局所キャッシュ・メモリに記憶されたデータ
を変更することができるので、独立したキャッシュ・メ
モリを備えたマルチプロセッサ・システムが適正に動作
するためには、そのシステムは、キャッシュ・メモリに
記憶されているデータの対応を適正に保つ必要がある。
異なるキャッシュにおけるデータの対応は、「キャッシ
ュ整合性」と呼ばれる。「メモリからのロード」操作に
よって戻される値が、常に、同じメモリ・アドレスに対
する最新の「メモリへの記憶」操作の値と同じである場
合、キャッシュ・システムは、「整合している」とみな
される。

【０００５】キャッシュの整合性を維持するため、いく
つかの状況ビットは、各キャッシュ・ラインにおける情
報の現在の状態を反映するキャッシュ・ディレクトリに
保持されるのが普通である。保持される一般的な状況ビ
ットには、「有効ビット」、「共用ビット」、及び、
「所有ビット」がある。「有効ビット」は、キャッシュ
・ラインに記憶されている情報が、現在有効であるか否
かを表示する。「共用」状況ビットは、キャッシュ・ラ
インの情報が、他のキャッシュ・メモリと共用されてい
るか否かを表示する。あるキャッシュ・ラインが「共
用」という場合には、最初に、他のキャッシュ・メモリ
のキャッシュ・ラインを無効にするか、あるいは、他の
キャッシュ・メモリのキャッシュ・ラインを更新しない
限り、その修正を行うことはできない。「所有」状況ビ
ットは、キャッシュ・ラインの情報が、主メモリにライ
ト・バックすることができないように、修正されている
ことを表示する。メモリのラインは、１度に１つのプロ
セッサ・サブシステムによってしか「所有」することが
できない。プロセッサは、そのキャッシュ・ラインの１
つの内容に修正を施す必要がある場合、まず、キャッシ
ュ・ラインの状況を変更して、「所有」状況にしなけれ
ばならない。所有キャッシュ・ラインは、新しい情報に
置き換える前に、主メモリにライト・バックしなければ
ならない。

【０００６】キャッシュの整合性を維持するマルチプロ
セッサ・システムの一例が、図１〜５に示されている。
図１の場合、主メモリ装置は、１の値を含むアドレスＡ
を備えている。プロセッサ２及び３は、ロードＡ操作を
実施して、Ａの値を求める。各プロセッサのロード操作
時に、Ａの値がプロセッサの局所キャッシュ・メモリに
記憶される。プロセッサ２及び３は、これで、記憶場所
Ａを「共用」することになり、両方のキャッシュが「有
効」データを備えることになる。図２の場合、プロセッ
サ１は、記憶場所Ａに値２を書き込んでいる。これは、
プロセッサ２及びプロセッサ３のどちらも記憶場所Ａを
「所有」していなかったので可能である。記憶場所Ａの
内容を変更するため、プロセッサ１は、メモリ・バスを
通じて、記憶場所Ａの内容が変わったことを知らせるメ
ッセージを他のメモリ装置に対して同報通信する。この
メッセージによって、プロセッサ２及び３のキャッシュ
・メモリは、記憶場所Ａの状況を「無効」に変更する。
主メモリ装置は、各メモリ・ライン毎に状況ビットの集
合を保持しているわけではない。代わりに、主メモリ
は、プロセッサ・サブシステムによって「所有」されて
いるメモリ・ラインに対する要求がある毎にアサートさ
れる、メモリ・バスの制御ラインをモニターする。「所
有」制御ラインがアサートされると、主メモリは、その
ラインが、プロセッサ・サブシステムによって所有され
ていることを学習し、従って、要求には応答しない。キ
ャッシュ・メモリ１は、従って、主メモリを更新せずに
記憶場所Ａの内容を修正したので、記憶場所Ａを「所
有」していることになる。図３の場合、プロセッサ１
は、記憶場所Ａの内容を値３に変更している。プロセッ
サ１は、他のプロセッサと記憶場所Ａを共用していない
ので、メモリ・バスでメッセージを送る必要はない。し
かし、図４の場合、プロセッサ３が、ロード操作のた
め、記憶場所Ａの値を要求している。プロセッサ３は、
従って、バスを介して、記憶場所Ａの値を要求するメッ
セージを送らなければならない。プロセッサ１は、記憶
場所Ａを「所有」しているので、記憶場所の内容を含む
回答によって、要求に応答しなければならない。今や、
プロセッサ１及び３のキャッシュ・メモリに、記憶場所
Ａが表示されることになる。記憶場所Ａは、やはり、プ
ロセッサ１によって所有されているが、現時点では、プ
ロセッサ３と記憶場所を「共用」しなければならない。
従って、プロセッサ１が記憶場所Ａに加える変更は、プ
ロセッサ３に送る必要がある。プロセッサ１は、結局、
主メモリに記憶場所Ａの内容をライト・バックしなけれ
ばならない。

【０００７】キャッシュ・メモリ・システムを実施する
コンピュータ・システムにおいて、プロセッサがメモリ
・アドレスからデータを要求する場合には、まず、キャ
ッシュ・メモリを探索することになる。キャッシュ・コ
ントローラが、要求されたメモリ・アドレスを求めて、
キャッシュ・ディレクトリのアドレス・タグを調べる。
キャッシュ・ディレクトリのアドレス・タグが必要なメ
モリ・アドレスと一致し、キャッシュ・ラインが有効で
あれば、キャッシュの「ヒット」が生じ、データは、キ
ャッシュ・メモリからプロセッサに転送される。プロセ
ッサが、引き続き、キャッシュ・ラインに記憶されてい
るデータを修正する場合には、キャッシュ・ラインは、
「所有」キャッシュ・ラインになる。上述のように、修
正された、すなわち、「所有」されたキャッシュ・ライ
ンは、最終的には、主メモリにライト・バックしなけれ
ばならない。キャッシュ・コントローラが、キャッシュ
・ラインの修正直後に必ず主メモリを更新する場合に
は、そのシステムは、「ライト・スルー」キャッシュと
呼ばれる。そのキャッシュ・システムは、必ず、キャッ
シュ・メモリに書き終えると、主メモリに書き込むの
で、「ライト・スルー」キャッシュと呼ばれる。

【０００８】一方、プロセッサが、メモリ・アドレスか
らデータの読み取り要求を行い、キャッシュ・ディレク
トリ内のアドレス・タグに要求されたメモリアドレスと
一致するものがないか、あるいは、アドレスは一致する
が、キャッシュ・ラインが無効の場合には、キャッシュ
「ミス」が生じる。従って、キャッシュ・コントローラ
は、主メモリ、または、データを所有している別のプロ
セッサのキャッシュ・メモリからデータを検索しなけれ
ばならない。メモリ・ラインの検索時、処理装置は、検
索の完了まで、遊休状態のままでいなければならないの
が普通である。

【０００９】キャッシュ・コントローラが、局所プロセ
ッサのために、主メモリ、または、別のプロセッサのキ
ャッシュ・メモリからデータ・ラインを検索する場合、
そのラインは、局所キャッシュ・メモリに記憶される。
空のキャッシュ・ラインが利用できない場合、キャッシ
ュは、現在使用中のキャッシュ・ラインの１つを置換し
なければならない。置換するように選択されたキャッシ
ュ・ラインは、転置ラインまたは犠牲ラインと呼ばれ
る。キャッシュ・システムが、「ライト・スルー」の場
合、犠牲ラインは、即座に置換される。主メモリが既に
犠牲ラインとしてその内容を記憶しているので、「ライ
ト・スルー」キャッシュ・システムの犠牲ラインは、即
座に置換することができる。しかし、プロセッサがキャ
ッシュ・ラインの内容を修正した場合（「所有」キャッ
シュ・ライン）、キャッシュ・ラインの置換が可能にな
る前に、キャッシュ・コントローラは、まず、キャッシ
ュ・ラインの内容を主メモリにライト・バックしなけれ
ばならない。キャッシュ・ラインの置換が必要な場合
に、所有キャッシュ・ラインの内容をライト・バックす
るだけのキャッシュ・システムは、「ライト・バック」
キャッシュと呼ばれる。プロセッサが同じ所有キャッシ
ュ・ラインに連続して書き込みを行っても、主メモリに
は複数書き込みが行われないので、「ライト・バック」
キャッシュ・システムによる主メモリの更新頻度は、
「ライト・スルー」システムより少ない。「ライト・バ
ック」キャッシュ・システムは、主メモリの更新頻度が
少ないので、「ライト・バック」キャッシュ・システム
よりも効率が高い。

【００１０】図５には、各プロセッサ・サブシステム毎
に、独立したライト・バック・キャッシュ・メモリを備
える先行技術によるマルチ・プロセッサ・システムが示
されている。図５のマルチ・プロセッサ・システムは、
各キャッシュ・コントローラ２９に配置された１組のキ
ャッシュ・ディレクトリ２８を利用して、キャッシュの
整合性を維持する。キャッシュ・ディレクトリ２８に
は、各キャッシュ・ラインに関するタグ・アドレス、及
び、キャッシュ・ラインが有効（有効データを含んでい
る）、所有（修正されているが、まだ、主メモリにはラ
イト・バックされていない）、共用（別のプロセッサの
キャッシュ・メモリに表示されている）の全て、また
は、いずれかであることを指定する状況ビットが含まれ
ている。

【００１１】図５のマルチ・プロセッサ・システムが、
局所キャッシュ・メモリに現在記憶されていない情報の
読み取りを必要とする場合、現在利用されているキャッ
シュ・ラインを置換しなければならない場合が多い。置
換すべきキャッシュ・ラインは「所有」されている場
合、キャッシュ・ラインの内容を主メモリ２３にライト
・バックしなければならない、典型的なライト・バック
・キャッシュ・メモリ・システムの場合、キャッシュ・
コントローラ２９は、まず、「所有」キャッシュ・ライ
ンを主メモリ２３にライト・バックし、ライト・バック
が完了すると、主メモリ２３からの新しいデータ・ライ
ンを要求する。所有キャッシュ・ラインのライト・バッ
ク後にしか新しいキャッシュ・ラインを要求しないの
で、設計が単純になるが、この方法の場合、所有キャッ
シュ・ラインをライト・バックし、新しいキャッシュ・
ラインを得る間の、待ち期間が長くなる。この待ち期間
において、プロセッサ２１は、必要なデータを待つ間、
遊休状態のままでいるのが普通である。従って、キャッ
シュ・ライン置換に必要なこの長い待ち期間によって、
マルチプロセッサ・コンピュータ・システムの効率が劣
化する。これは、キャッシュ・ラインが長くなりがちで
あり、新しい所望のキャッシュ・ライン・データを要求
する前に、いくつかの所有サブブロックをメモリに書き
込むことが必要になる可能性がある、大形のキャッシュ
・メモリ３７には特に当てはまる。

【００１２】

【発明が解決しようとする課題】本発明の目的は、キャ
ッシュ・メモリ構造を支援する多重処理装置において、
保留ライト・バック・キャッシュ・コントローラを備え
る二重ディレクトリ・キャッシュ制御システムを実現す
る装置及び方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明によれば、マルチ
プロセッサ・システムにおける処理装置は、メモリ・バ
スと呼ばれる、高速同期パケット・スイッチング・バス
を利用して、互いに結合されている。各処理装置は、関
連するライト・バック・キャッシュ制御システムを備え
ている。各ライト・バック・キャッシュ制御システム
は、２つの独立したキャッシュ・コントローラ、すなわ
ち、バス・キャッシュ・コントローラ及びプロセッサ・
キャッシュ・コントローラに分割される。バス・キャッ
シュ・コントローラ・及びプロセッサ・キャッシュ・コ
ントローラは、キャッシュ・バスと呼ばれる、第２の高
速同期パケット・スイッチング・バスを介して、互いに
結合されている。バス・キャッシュ・コントローラ及び
プロセッサ・キャッシュ・コントローラは、それぞれ、
タグ・アドレス及び状況ビットを納めた独立したディレ
クトリを維持している。

【００１４】プロセッサ・キャッシュ・コントローラ
は、実際の処理装置に緊密に結合されている。プロセッ
サ・キャッシュ・コントローラは、処理装置によって行
われるメモリ要求のサービスを実施する。プロセッサ・
キャッシュ・コントローラは、キャッシュ・メモリに要
求された記憶場所を備えていない場合、キャッシュ・バ
スを介してバス・キャッシュ・コントローラに要求を送
る。キャッシュ・ラインを置換しなければならない場
合、プロセッサ・キャッシュ・コントローラは、即座
に、置換されることになるキャッシュ・ラインからの所
有サブブロックをバス・キャッシュ・コントローラに送
る操作にとりかかる。

【００１５】バス・キャッシュ・コントローラは、メモ
リ・バスに直接接続されており、処理装置に関するメモ
リ・バス・トランザクションの全てを取り扱う。バス・
キャッシュ・コントローラには、主メモリに対する所有
キャッシュ・ラインのライト・バックの取扱いを任され
た保留ライト・バック・コントローラが含まれている。
バス・キャッシュ・コントローラは、キャッシュ・ミス
によって生じたプロセッサ・キャッシュ・コントローラ
からのメモリ要求を受信すると、メモリ・バスを通じ
て、すぐに対応するメモリ要求パケットを同報通信す
る。所有キャッシュ・ラインを置換すべき場合には、プ
ロセッサ・キャッシュ・コントローラは、所有キャッシ
ュ・ラインからのサブブロックをバス・キャッシュ・コ
ントローラに送り、バス・キャッシュ・コントローラ
は、所有サブブロックを保留ライト・バック・コントロ
ーラに緩衝処理する。バス・キャッシュ・コントローラ
は、メモリ・バスから新しいキャッシュ・ライン情報を
受信すると、即座に、新しいキャッシュ・ライン情報を
プロセッサ・キャッシュ・コントローラに送り、プロセ
ッサ・キャッシュ・コントローラは、キャッシュ・ライ
ンを置換して、処理の続行を可能にする。所有キャッシ
ュ・ラインの緩衝処理によって、保留ライト・バック・
コントローラは、所有キャッシュ・ラインを主メモリに
ライト・バックする前に、新しいキャッシュ・ラインを
要求し、置換することが可能になる。この結果、キャッ
シュ・ミスによる待ち期間を平均して大幅に短縮するこ
とが可能になる。

【００１６】バス・キャッシュ・コントローラの保留ラ
イト・バック・キャッシュ・コントローラは、バス・キ
ャッシュ・コントローラのためのインテリジェント・ラ
イト・バック・バッファの働きをする。バス・キャッシ
ュ・コントローラが、新しいキャッシュ・ライン・デー
タの読み取り要求を送り出すと、所有キャッシュ・ライ
ンからの古いキャッシュ・ライン・データは、主メモリ
にライト・バックするため、保留ライト・バック・コン
トローラに送られる。保留ライト・バック・コントロー
ラは、まだライト・バックされていない所有キャッシュ
・ラインを制御している間に、そのキャッシュ・ライン
に向けられた読み取り要求に応答しなければならない。
メモリ・バスのもう１つの装置が、保留ライト・バック
・コントローラによって所有されたキャッシュ・ライン
に対する書き込みを実施する場合、保留ライト・バック
・コントローラは、古くなったデータを含んでいるの
で、ライト・バックを実施してはならない。

【００１７】

【実施例】保留ライト・バック・キャッシュ・コントロ
ーラを備えた二重ディレクトリ・キャッシュ制御システ
ムを実施するための装置及び方法について、開示され
る。以下の解説における特定の数、時間、信号等は、説
明を目的として、本発明の完全な理解が得られるように
提示されたものである。ただし、当該技術の熟練者には
明らかなように、本発明は、これらの特定の細部にこだ
わらなくても、実施することが可能である。他の例の場
合、本発明が不必要に曖昧にならないように、周知の回
路及び装置については、ブロック図の形で示されてい
る。

【００１８】次に、図６を参照すると、本発明の教示を
組み込んだ、マルチプロセッサによる高性能コンピュー
タ・システムの概要がブロック図で示されている。図６
には、メモリ・バス２５に結合された主メモリ装置２３
が示されている。図６には、主メモリ装置が１つだけし
か示されていないが、主メモリのアドレス空間は、いく
つかの独立したメモリ装置に分割することができる。従
って、２つ以上のメモリ装置をメモリ・バス２５に接続
することが可能である。メモリ・バス２５に結合され
た、１対のプロセッサ・サブシステム２０も示されてい
る。プロセッサ・サブシステム２０は、メモリ・バス２
５を介して、主メモリ２３からデータを読み取ったり、
主メモリにデータを書き込んだりする。３つ以上のプロ
セッサ・サブシステム２０をメモリ・バス２５に結合す
ることによって、処理パワーを追加することも可能であ
る。

【００１９】図６のメモリ・バス２５は、メモリ・バス
における複数の装置間でデータ転送を行うために用いら
れる、高速同期パケット・スイッチング・バスである。
参考までに、１９９０年１１月３０日に提出された、
「ＣｏｎｓｉｓｔｅｎｔＰａｃｋｅｔＳｗｉｔｃｈ
ｅｄＭｅｍｏｒｙＢｕｓＦｏｒＳｈａｒｅｄＭ
ｅｍｏｒｙＭｕｌｔｉｐｒｏｃｅｓｓｏｒｓ」と題す
る米国特許出願第０７／６２０，５０８号には、パケッ
ト・スイッチ式メモリ・バスの実施に関する詳細が示さ
れている。メモリ・バス２５のほとんどのトランザクシ
ョンでは、第１の装置によって要求パケットが送られ、
任意の時間期間だけ遅れて、第２の装置によって回答パ
ケットが送られることになる。例えば、メモリ・バス２
５のプロセッサ・サブシステム２０は、メモリのサブブ
ロックを要求する読み取り要求パケットを送り出すとす
る。次に、主メモリ２３（または、そのサブブロックを
「所有」している別のプロセッサ・サブシステム２０）
が、要求プロセッサ・サブシステムに答えて、要求され
たメモリのサブブロックを含む読み取り回答パケットを
送り返す。少数のメモリ・バス２５におけるトランザク
ションの場合には、書き込み要求のように要求パケット
だけで対応する回答パケットはない。

【００２０】図６のプロセッサ・サブシステム２０は、
バス・キャッシュ・コントローラ３１、キャッシュ・バ
ス３３、及び、プロセッサ・モジュール３２から構成さ
れている。プロセッサ・モジュール３２は実際の処理を
実施する。バス・キャッシュ・コントローラ３１は、関
連するプロセッサ・モジュール３２に必要なメモリ・バ
ス・トランザクションの全てを実施する。バス・キャッ
シュ・コントローラ３１及びプロセッサ・モジュール３
２は、キャッシュ・バス３３と呼ばれる高速同期パケッ
ト・スイッチング・バスを介して互いに通じている。キ
ャッシュ・バス３３は、各トランザクションにおいて、
要求パケットに任意の時間期間だけ遅れて回答パケット
が生じるという点でメモリ・バス２５と似ている。

【００２１】キャッシュ・バス３３は、プロセッサ・モ
ジュール３２が、独立したメモリ・バスに結合された複
数バス・キャッシュ・コントローラを支援するために利
用することができる。図７を参照すると、２つのメモリ
・バスを備えた本発明の代替実施例が示されている。図
７の実施例の場合、プロセッサ・モジュール３２は、２
つの独立したバス・キャッシュ・コントローラ３０及び
３１を備えたキャッシュ・バス３３に結合されている。
各バスキャッシュ・コントローラ３０及び３１は、独立
したメモリ・バスにおけるバス・トランザクションを制
御する。独立したメモリ・バスは、それぞれ、それ自体
の関連した主メモリ装置２２及び２４を備えている。

【００２２】図６をもう１度参照すると、プロセッサ・
モジュール３２には、プロセッサ２１、プロセッサ・キ
ャッシュ・コントローラ３５、及び、キャッシュ・メモ
リ３７が含まれている。プロセッサ・キャッシュ・コン
トローラ３５は、プロセッサ・キャッシュ・メモリ３７
に記憶されているキャッシュ・ラインに関するアドレス
・タグ及び状況ビットを含むプロセッサ・キャッシュ・
ディレクトリ３４を維持している。プロセッサ・キャッ
シュ・コントローラ３５は、プロセッサ・キャッシュ・
メモリ３７とプロセッサ２１の間におけるインターフェ
イスとしての役目を担っている。

【００２３】バス・キャッシュ・コントローラ３１は、
プロセッサ・サブシステム２０に関するいくつかのキャ
ッシュ制御操作を実施する。バス・キャッシュ・コント
ローラ３１の主たる目的は、プロセッサ・サブシステム
２０に必要な全てのメモリ・バス２５におけるトランザ
クションを実施することである。バス・キャッシュ・コ
ントローラ３１は、キャッシュ・メモリ３７におけるア
ドレス・タグ及び状況ビットを含むキャッシュ・ディレ
クトリ４６を維持する。バス・キャッシュ・コントロー
ラ３１には、後述のように、新しい情報に置換された所
有キャッシュ・ラインのライト・バックを任された、保
留ライト・バック・コントローラ４０が含まれている。
バス・キャッシュ・コントローラ３１の機能性について
は、メモリ・バス２５において管理するトランザクショ
ンに関連して説明するのが最も分かりやすい。バス・キ
ャッシュ・コントローラ３１は、メモリ・バス２５にお
いて、３タイプのバス・トランザクション、すなわち、
読み取り、書き込み、及び、ライト・バックを実施す
る。各トランザクション・タイプは、別個に取り扱われ
ることになる。

【００２４】読み取りトランザクションプロセッサ・キャッシュ・メモリ３７のデータによっ
て、プロセッサ２１によるメモリ要求を満たすことがで
きない場合、プロセッサ・キャッシュ・コントローラ３
５は、キャッシュ・バス３３を介してバス・キャッシュ
・コントローラ３１に読み取り要求パケットを送る。バ
ス・キャッシュ・コントローラ３１は、メモリ・バス２
５を介して対応する読み取り要求パケットの同報通信に
とりかかる。バス・キャッシュ・コントローラ３１によ
って開始される読み取りトランザクションは、２つのパ
ケット、すなわち、バス・キャッシュ・コントローラ３
１によってメモリ・バス２５を介して送られる読み取り
要求パケット、及び、メモリ・バスを介してもう１つの
装置によって送られる読み取り回答パケットに関するも
のである。読み取り要求パケットには、プロセッサ・キ
ャッシュ・コントローラ３５によって要求されるメモリ
のアドレスが含まれており、メモリ・バス２５を通じて
全てのエンティティに同報通信される。要求されたメモ
リ・アドレスを含んでいるメモリ・バス２５における装
置は、要求されたメモリ・アドレスを含むサブブロック
を納めた読み取り回答パケットによって、読み取り要求
パケットに応答する。読み取り回答パケットは、所望の
メモリ・アドレスが別のプロセッサ・サブシステム２０
によって「所有」されている場合を除けば、主メモリ２
３によって送り出されるのが普通である。その場合、サ
ブブロックを所有しているプロセッサ・サブシステム
は、要求されたデータを備える読み取り回答パケットを
生成しなければならない。

【００２５】書き込みトランザクションプロセッサ・サブシステムに関するキャッシュ・メモリ
・システムは、特定のキャッシュ・ラインを「所有」し
ている場合、そのキャッシュ・ラインの内容に修正を加
えることが可能である。プロセッサ２１が、他のキャッ
シュ・メモリと共用のキャッシュ・ラインに修正を加え
る場合には、バス・キャッシュ・コントローラ３１は、
書き込みトランザクションを実施して、キャッシュ・ラ
インを共用するキャッシュ・メモリの情報を更新する。
キャッシュ・ラインがサブブロックに細分される場合、
キャッシュ・ラインのデータに対する修正の全てが、書
き込みトランザクションにつながるわけではない。サブ
ブロックを備えたシステムの場合、必要なのは、修正さ
れ、他のキャッシュにも納められているサブブロックに
同報通信することだけである。この情報を保持するため
には、各サブブロック毎に「共用」フラグが必要になる
が、ここでは説明しない。１９９０年１１月３０日に提
出された、「ＣｏｎｓｉｓｔｅｎｃｙＰｒｏｔｏｃｏ
ｌｓＦｏｒＳｈａｒｅｄＭｅｍｏｒｙＭｕｌｔｉ
ｐｒｏｃｅｓｓｏｒｓ」と題する米国特許出願第０７／
６２０，４９６号の開示が、参考になる。

【００２６】ライト・バック・トランザクションもはやプロセッサ２１にとって必要のないキャッシュ・
ラインからの所有サブブロックによって主メモリ２３の
更新を行う場合、バス・キャッシュ・コントローラ３１
によって、ライト・バック・トランザクションが送り出
される。メモリ・バス２５によるライト・バック・トラ
ンザクションは、主メモリ２３に向けて行われるもので
あり、メモリ・バスにおける他のプロセッサ・サブシス
テムからは無視される。

【００２７】ライト・バック・トランザクションの説明
を完全なものにするには、キャッシュ・ミスがあり、空
のキャッシュ・ラインが利用できない場合に生じる事象
をステップ・バイ・ステップで説明するのが最良であ
る。こうした場合、キャッシュ・ラインの古い情報を取
り除くライト・バック・トランザクション、及び、新し
いキャッシュ・ライン関する新しい情報を得る読み取り
トランザクションの両方が行われる。

【００２８】図６を参照すると、プロセッサ２１が局所
キャッシュ・メモリ３７に記憶されていないデータを必
要とする場合にキャッシュ・ミスが生じる。プロセッサ
・キャッシュ・コントローラ３５は、キャッシュ・バス
３３を介して、必要なメモリ・アドレスを含む読み取り
要求パケットをバス・キャッシュ・コントローラ３１に
対して送り出す。読み取りトランザクションのセクショ
ンで解説のように、バス・キャッシュ・コントローラ３
１は、読み取り要求パケットに応答し、メモリ・バス２
５を介して対応する読み取り要求パケットの同報通信を
行う。最終的には、メモリ・バス２５において適合する
メモリ装置またはプロセッサ・サブシステムが、要求さ
れたデータを含む読み取り回答パケットによって、この
読み取り要求パケットに応答する。新しい情報に関する
読み取り要求パケットを送りだした後、バス・キャッシ
ュ・コントローラ３１は、置換されるキャッシュ・ライ
ンからの古い所有サブブロックをライト・バックする責
任を保留ライト・バック・コントローラ４０に負わせ
る。保留ライト・バック・コントローラ４０は、主メモ
リ２３にライト・バックされるまで、古いキャッシュ・
ラインのデータに関する全ての読み取り要求を取り扱
う、インテリジェント・バッファの働きをする。

【００２９】プロセッサ・キャッシュ・コントローラ３
５は、バス・キャッシュ・コントローラ３１に読み取り
要求パケットを送り出すと、バス・キャッシュ・コント
ローラ３１が読み取り要求パケットを送りだしたか否か
に関係なく、新しい情報に置換されるキャッシュ・ライ
ン内の所有サブブロックをバス・キャッシュ・コントロ
ーラ３１に送り始める。これらの所有サブブロックは、
バス・キャッシュ・コントローラ３１によって保留ライ
ト・バック・コントローラ４０に送られ、データＲＡＭ
に記憶される。プロセッサ・キャッシュ・コントローラ
３５は、全ての所有サブブロックを保留ライト・バック
コントローラ４０に送ってしまうと、そのキャッシュ・
ラインに無効のマーキングを施すので、新しいキャッシ
ュ・ライン・データの受け入れが容易になる。

【００３０】保留ライト・バック・コントローラ４０
が、プロセッサ・キャッシュ・コントローラ３５から全
ての所有サブブロックを受信し、バス・キャッシュ・コ
ントローラ３１が所望のデータに関する読み取り要求を
送り出してしまうと、保留ライト・バック・コントロー
ラ４０は、主メモリ２３に対して、所有サブブロックを
含むライト・バック・パケットを送り始める。主メモリ
２３に対するライト・バックは、バス・キャッシュ・コ
ントローラが読み取り回答パケットを受信したか否かに
関係なく行われる。

【００３１】これらのトランザクションの進行中、他の
プロセッサ・サブシステムは、主メモリ２３にライト・
バックされるサブブロックに対する書き込みトランザク
ションを送り出すことが可能である。同様に、他のプロ
セッサは、これらの同じサブブロックに対して読み取り
要求を送り出すことが可能である。キャッシュの整合性
を維持するため、保留ライト・バック・コントローラ４
０は、下記の原則に固執しなければならない。１．保留ライト・バック・コントローラ４０によって、
サブブロックが主メモリにライト・バックされる前に、
別のプロセッサ・サブシステムが、所有サブブロックに
対応するアドレスに対して書き込みトランザクションを
送り出す場合、保留ライト・バック・コントローラ４０
に「古くなった」データが含まれているので、ライト・
バックを行ってはならない。２．主メモリにサブブロックがライト・バックされる前
に、あるいは、別のプロセッサが、同じサブブロックに
対応するアドレスに書き込みトランザクションを送り出
す前に、別のプロセッサ・サブシステムが、保留ライト
・バック・コントローラ４０が所有するサブブロックに
対応するアドレスに対して読み取り要求パケットを送り
出す場合、保留ライト・バック・コントローラ４０は、
読み取り回答パケットで応答しなければならない。

【００３２】図６から明らかなように、本発明のライト
・バック・キャッシュ・システムは、３つの独立したキ
ャッシュ・ディレクトリ、すなわち、プロセッサ・キャ
ッシュ・ディレクトリ３４、バス・キャッシュ・コント
ローラ・ディレクトリ４６、及び、保留ライト・バック
・コントローラの小ディレクトリの維持を行う。

【００３３】プロセッサ・キャッシュ・ディレクトリ３
４及びバス・キャッシュ・コントローラ・ディレクトリ
４６は、キャッシュ・メモリ３７における情報に関する
アドレス・タグ及び状況ビットを記憶している。プロセ
ッサ・キャッシュ・ディレクトリ３４及びバス・キャッ
シュ・コントローラ・ディレクトリ４６におけるアドレ
ス・タグ及び状況ビットは、通常一致する。しかし、プ
ロセッサ・キャッシュ・ディレクトリ３４及びバス・キ
ャッシュ・コントローラ・ディレクトリ４６における所
定のキャッシュ・ラインに関するアドレス・タグ及び状
況ビットは、常には、相関していなくてもよい。例え
ば、プロセッサ・キャッシュ・コントローラ３５は、キ
ャッシュ・ラインからバス・キャッシュ・コントローラ
３１にサブブロックをライト・バックしたとすると、プ
ロセッサ・キャッシュ・コントローラ３５は、もはや、
サブブロックを「所有」していないが、バス・キャッシ
ュ・コントローラ３１は、まだ、サブブロックを所有し
ている。バス・キャッシュ・コントローラ３１が、新し
い情報に関する要求を送り出して、古いサブブロックの
制御を保留ライト・バック・コントローラ４０に移行す
る場合、バス・キャッシュ・コントローラ・ディレクト
リ４６は、再び、プロセッサ・キャッシュ・ディレクト
リ３４と一致することになる。

【００３４】保留ライト・バック・コントローラ４０
は、主メモリ２３にライト・バックされるまで、緩衝処
理を施されている所有サブブロックの小ディレクトリを
維持する。保留ライト・バック・コントローラ４０に記
憶されているサブブロックは、それぞれ、３つの状態、
すなわち、有効、所有、及び、無効のうちの１つである
とみなすことができる。保留ライト・バック・コントロ
ーラ４０は、そのディレクトリを用いて、上述の２つの
原則を実施する。別のプロセッサ・サブシステムが、保
留ライト・バック・コントローラにおける所有サブブロ
ックの１つに対する書き込みを実施する場合、保留ライ
ト・バック・コントローラのデータは、この時点では古
くなっているので、サブブロックの状況を非所有に変更
する。保留ライト・バック・コントローラ４０は、所有
サブブロックに関して、別のプロセッサ・サブシステム
から読み取り要求パケットを受信すると、保留ライト・
バック・コントローラ４０は、要求された情報を含む読
み取り回答パケットによって応答する。

【００３５】図８には、キャッシュ・ラインのライト・
バックを実施するために用いられるバス・キャッシュ・
コントローラ３１の内部が、ブロック図の形で示されて
いる。バス・キャッシュ・コントローラ３１の他の部分
については、混乱を避けるため省略した。ライト・バッ
クを実施するために用いられるバス・キャッシュ・コン
トローラ３１の該当部分には、アービタ・コントローラ
４１、バス・データ・コントローラ４３、保留ライト・
バック・コントローラ４０、及び、アドレス・タグ及び
状況ビットを納めた関連キャッシュ・ディレクトリ４６
を備えるタグ・コントローラ４５がある。

【００３６】アービタ・コントローラ４１は、保留ライ
ト・バック・コントローラ４０に必要なメモリ・バス調
停ステップを実施する。アービタ・コントローラ４１
は、所有キャッシュ・ラインのライト・バックを実施す
るか、または、別のプロセッサ・サブシステムから受信
する読み取り要求パケットに応答して、読み取り回答パ
ケットを送るために、メモリ・バス２５を必要とする場
合に、保留ライト・バック・コントローラ４０によって
利用される。パケット・スイッチ式バスにおけるバス調
停の実施方法については、参考として、１９９０年１１
月３０日に提出された、「ＡｒｂｉｔｒａｔｉｏｎＯ
ｆＰａｃｋｅｔＳｗｉｔｃｈｅｄＢｕｓｓｅｓ，
ＩｎｃｌｕｄｉｎｇＢｕｓｓｅｓＦｏｒＳｈａｒ
ｅｄＭｅｍｏｒｙＭｕｌｔｉｐｒｏｃｓｓｏｒｓ」
と題する米国特許出願第０７／６２１，１２３号に記載
がある。

【００３７】バス・データ・コントローラ４３は、アー
ビタ・コントローラ４１がメモリ・バス２５の所有権を
得ると、メモリ・バスで「要求」及び「回答」パケット
を送るために必要な「パッケージング」操作を実施す
る。保留ライト・バック・コントローラ４０は、バス・
データ・コントローラ４３を利用して、ライト・バック
及び読み取り回答パケットを送り出す。パケット・スイ
ッチ式バスでパケットを送るための方法及び装置は、当
該技術において周知のところであり、従って、バス・デ
ータ・コントローラについては、これ以上の説明を行わ
ない。

【００３８】タグ・コントローラ４５は、アドレス・タ
グのバス・キャッシュ・コントローラ・ディレクトリ４
６及びキャッシュ・メモリ３７の状態を反映した状況ビ
ットを制御する。タグ・コントローラ４５は、保留ライ
ト・バック・コントローラ４０にｏｗｎｅｄ＿ｆｌａｇ
［Ｌ］信号を加える。［Ｌ］は、後述することになるサ
ブブロック索引を表している。ｏｗｎｅｄ＿ｆｌａｇ
［Ｌ］は、バス・キャッシュ・コントローラから保留ラ
イト・バック・コントローラ４０へサブブロックの所有
権を移行するために用いられる。

【００３９】保留ライト・バック・コントローラ４０
は、主メモリにライト・バックする必要のある所有キャ
ッシュ・ラインを記憶し、ライト・バック操作を制御す
る。保留ライト・バック・コントローラ４０の内部につ
いては次に詳細に説明する。

【００４０】保留ライト・バック・コントローラ論理回
路保留ライト・バック・コントローラの制御論理回路につ
いては、３つの階層レベルに分割することによって最も
明確に説明される。最低レベルが、サブブロック論理回
路である。サブブロック論理回路は、保留ライト・バッ
ク・コントローラに記憶された各サブブロックの制御に
必要な論理回路である。次のレベルは、キャッシュ・ラ
イン論理回路である。キャッシュ・ライン論理回路は、
保留ライト・バック・コントローラにおける各キャッシ
ュ・ラインの制御に必要な論理回路である。最高レベル
は、大域論理回路である。大域論理回路は、その動作に
おいて、２つのより低いレベルの論理回路からの情報を
利用する。

【００４１】図１０、１１、１２、１３、１４、及び、
１５を利用して、保留ライト・バック・コントローラ論
理回路の詳細な説明が行われる。図１０、１１、１２、
１３、及び、１４におけるページの左側の信号は、全
て、入力信号であり、ページの右側の信号は、全て、出
力信号である。「（ＥＸＴＥＲＮＡＬ）」ラベルを伴う
信号名は、高い階層レベルに接続される信号を表してい
る。「（ＥＸＴＥＲＮＡＬ）」ラベルのない信号名は、
低い階層レベルに接続される信号を表している。

【００４２】図１０、１１、１２、１３、及び、１４に
は、図９に示したキャッシュ・メモリを備えるシステム
における保留ライト・バック・コントローラ論理回路が
解説されている。図９のキャッシュ・メモリには、索引
Ｋを利用して１〜Ｍの索引がつけられたＭ個のキャッシ
ュ・ラインが含まれている。キャッシュ・ラインは、そ
れぞれ、索引Ｌを利用して１〜Ｎの索引がつけられたＮ
個のサブブロックに分割される。Ｍ及びＮは、一般に、
２の累乗になるように選択される。図１０、１１、１
２、１３、及び、１４において、特定のキャッシュ・ラ
インに関連した全ての信号に、付属の索引値［Ｋ］が付
与され、特定のサブブロックに関する信号に、付属の索
引値［Ｌ］が付与されている。さらに、Ｉは、ｌｏｇ₂
Ｍすなわち１とＭの間の任意の数を表すのに必要なビッ
ト数であると定義される。Ｊは、主メモリ内におけるキ
ャッシュ・ラインのアドレスを一意的に識別するアドレ
ス・タグに必要なビット数であると定義される。この数
は、Ｊ＝Ａ−ｌｏｇ₂ Ｎ−ｌｏｇ₂ Ｂと定義されるが、
ここで、Ａは、全メモリ・アドレス空間を定義する全ビ
ット数であり、Ｂは、各サブブロック［Ｋ］に記憶され
ているアドレス可能なバイト数である。

【００４３】保留ライト・バック・コントローラの論理
回路については、「逆の」見方で詳細に説明する。すな
わち、保留ライト・バック・コントローラにおける各サ
ブブロック［Ｌ］の第１のサブブロック論理回路につい
ては、図１０に関連して説明する。次に、各キャッシュ
・ライン［Ｋ］のキャッシュ・ライン論理回路について
は、図１１及び図１２に関連して説明する。最後に、大
域保留ライト・バック・コントローラ論理回路について
は、図１３及び１４に関連して説明する。保留ライト・
バック・コントローラ論理回路の個々の階層レベル間に
おける相互接続については、図１５に示されている。

【００４４】サブブロック論理回路図１０を参照すると、個々のサブブロックに関する制御
論理回路が示されている。保留ライト・バック・コント
ローラ内の各サブブロックは、それぞれ、２つの信号ビ
ットｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［Ｌ］及びｓｕｂｂ
ｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］を発生する、２つのフリッ
プ・フロップ６１及び６３を備えている。これらのビッ
トは、保留ライト・バック・コントローラにおけるサブ
ブロックの状況を反映している。追加論理回路は、ｓｕ
ｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔｃｈ［Ｌ］信号を発
生する。

【００４５】ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［Ｌ］信号
ビット６１がアサートされる場合、それは、保留ライト
・バック・コントローラ・データＲＡＭ内における対応
するサブブロックが、キャッシュ・バスを介してプロセ
ッサ・キャッシュ・コントローラから受信した、そのサ
ブブロックに関する有効データを含んでいるか、あるい
は、このデータがプロセッサ・キャッシュ・コントロー
ラによって送られるとは期待されていないということを
表している。従って、それがセットされるのは、プロセ
ッサ・キャッシュ・コントローラが保留ライト・バック
・コントローラに所有サブブロックの全てを送ったこと
を知らせる、ｌａｓｔ＿ｄａｔａ＿ａｒｒｉｖｅｄがア
サートされた場合か、あるいは、バス・キャッシュ・コ
ントローラが読み取り要求パケットを送り出し（図１２
参照のこと）、タグ・ディレクトリの対応する所有ビッ
トがセットされていない場合である。

【００４６】他のプロセッサに対して保留中の読み取り
回答がなく、保留ライト・バック・コントローラが、プ
ロセッサ・キャッシュ・コントローラから必要な全ての
サブブロックを受信し、まだ、それらを所有している場
合に、ライト・バックを行ったとすると、ｓｕｂｂｌｏ
ｃｋ＿ｖａｌｉｄ［Ｌ］信号ビット６１が、リセットさ
れる。ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［Ｌ］信号につい
ては、キャッシュ・ライン論理回路の解説において、さ
らに詳述する。

【００４７】ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］フリ
ップ・フロップ６３は、対応するサブブロックが、保留
ライト・バック・コントローラによって所有されている
ことを表す。サブブロックが、保留ライト・バック・コ
ントローラによって所有されている場合、このサブブロ
ックを要求している他のプロセッサ・サブシステムに読
み取り回答を送らなければならず、ｓｕｂｂｌｏｃｋ＿
ｏｗｎｅｄ［Ｌ］フリップ・フロップのクリアが可能に
なる前に、サブブロックを主メモリにライト・バックし
なければならない。バス・キャッシュ・コントローラが
メモリ・バスによって読み取り要求パケットを送り出
し、バス・キャッシュ制御ディレクトリ４６の対応する
「所有」状況ビットが（図６参照のこと）、ｏｗｎｅｄ
＿ｆｌａｇ［Ｌ］によって表示のようにセットされる
と、ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］ビット６３
が、セットされる。これは、事実上、バス・キャッシュ
・コントローラ・ディレクトリ４６から保留ライト・バ
ック・コントローラにサブブロックの「所有権」を移行
するということである。

【００４８】主メモリに対するライト・バックが、保留
ライト・バック・コントローラによって実施されるか、
あるいは、ライト・バックが行われる前に、別のプロセ
ッサがサブブロックに書き込みを行い、この結果、保留
ライト・バック・コントローラのこのサブブロックに関
するデータが、古くなったことを知らせると、ｓｕｂｂ
ｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］ビット６３がリセットされ
る。ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］ビット６３を
リセットする信号は、メモリ・バスにおいて書き込みを
検出する信号（ｗｂ＿ｏｒ＿ｗｒｉｔｅ）、キャッシュ
・ラインの一致を検出する信号（ｃａｃｈｅ＿ｌｉｎｅ
＿ｍａｔｃｈ）、及び、サブブロックの一致を検出する
信号（ｍｅｍ＿ｂｕｓ＿ａｄｄｒ＿ｄｅｃ［Ｌ］）の論
理積によって形成される。

【００４９】ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔｃ
ｈ［Ｌ］信号は、メモリ・バスの現在のサブブロックが
この特定のサブブロックと一致しており、かつサブブロ
ックが保留ライト・バック・コントローラによって所有
されていることを表している。この信号は、次にレベル
の高い２つの保留ライト・バック・コントローラ論理回
路によって利用される。ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ
＿ｍａｔｃｈ［Ｌ］信号は、ｃａｃｈｅ＿ｌｉｎｅ＿ｍ
ａｔｃｈ信号（メモリ・バスにおけるアドレスがこのキ
ャッシュ・ラインのアドレスに一致する信号）と、ｍｅ
ｍ＿ｂｕｓ＿ａｄｄｒ＿ｄｅｃ［Ｌ］（メモリ・バスに
おけるサブブロックがこのサブブロックに一致する信
号）と、ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ信号との論理積
によって生じる。

【００５０】キャッシュ・ライン論理回路図１１及び１２を参照すると、個々のキャッシュ・ライ
ンに関する制御論理回路が示されている。先行セクショ
ンに記載のｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［１−Ｎ］、
ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［１−Ｎ］、及び、ｓｕ
ｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔｃｈ［１−Ｎ］信号
は、この特定のキャッシュ・ラインに関連したサブブロ
ック論理演算装置からの入力信号である。

【００５１】ｃａｃｈｅ＿ｌｉｎｅ＿ｖａｌｉｄ信号
は、プロセッサ・キャッシュ・コントローラが読み取り
要求を送り出す時から、必要な全てのサブブロックが主
メモリにライト・バックされる時までの間にアサートさ
れ、他の要求プロセッサに対して、それ以上読み取り回
答を送り出す必要はない。この信号は、キャッシュ・ラ
インの関連するｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［１−
Ｎ］、ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［１−Ｎ］、ｒｄ
＿ｒｅｑ＿ｐｅｎｄｉｎｇ、及び、ｒｄ＿ｒｅｐｌｙ＿
ｐｅｎｄｉｎｇビットによって発生する。

【００５２】ｒｄ＿ｒｅｑ＿ｐｅｎｄｉｎｇ信号ビット
７３は、プロセッサ・キャッシュ・コントローラがバス
・キャッシュ・コントローラに対して読み取り要求を送
り出すとセットされる。この信号は、プロセッサ・キャ
ッシュ・コントローラが新しいキャッシュ・ラインを要
求したが、バス・キャッシュ・コントローラは、対応す
る読み取り要求をメモリ・バスに送り出さなかったこと
を表している。ｒｄ＿ｒｅｑ＿ｐｅｎｄｉｎｇ信号ビッ
ト７３は、バス・キャッシュ・コントローラがメモリ・
バスに対応する読み取り要求を同報通信しない場合にリ
セットされる。その時点において、ｓｅｔ＿ｓｕｂｂｌ
ｏｃｋ＿ｖａｌｉｄ信号がアサートされ、バス・キャッ
シュ・コントローラから保留ライト・バック・コントロ
ーラに所有サブブロックの所有権が転送される。バス・
キャッシュ・コントローラによって所有されないサブブ
ロックは、対応するｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ
［Ｌ］信号ビットが高にセットされる。

【００５３】ｒｄ＿ｒｅｐｌｙ＿ｐｅｎｄｉｎｇ信号ビ
ット７５は、システム内の別のプロセッサが、保留ライ
ト・バック・コントローラによって所有されているサブ
ブロックに対する読み取り要求を送り出す毎に、セット
される。ｒｄ＿ｒｅｐｌｙ＿ｐｅｎｄｉｎｇ信号ビット
７５は、キャッシュ・ラインの除去が可能になる前に、
保留ライト・バック・コントローラが、適合する要求プ
ロセッサ・サブシステムに対して、所有サブブロックを
含む１つ以上の読み取り回答パケットを送り返す必要が
あることを表している。ｒｄ＿ｒｅｐｌｙ＿ｐｅｎｄｉ
ｎｇ信号ビット７５は、ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ信
号、及び、メモリ・バスとこのキャッシュ・ラインのサ
ブブロックとのアドレスが一致することを表す信号の論
理積によってセットされる。ｒｄ＿ｒｅｐｌｙ＿ｐｅｎ
ｄｉｎｇ信号ビット７５をセットするために用いられる
信号は、ｑｕｅｕｅ＿ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ［Ｋ］
信号を発生して、送り出さなければならない読み取り回
答リストを記憶するＦＩＦＯの待ち行列に読み取り要求
を入れることを、保留ライト・バック大域論理回路に知
らせるためにも利用される。

【００５４】ｒｄ＿ｒｅｐｌｙ＿ｐｅｎｄｉｎｇ信号ビ
ット７５は、適合する回答パケットを送ることによっ
て、他のプロセッサからの全ての読み取り要求に対する
サービスがすむと、リセットされる。このリセットは、
送り出さなければならない読み取り回答リストを記憶す
るＦＩＦＯが空であることを示す信号によって実施され
る。

【００５５】ｃａｃｈｅ＿ｌｉｎｅ＿ａｄｄｒフリップ
・フロップ７１は、関連するキャッシュ・ラインの現在
のアドレスを記憶する。ｍｅｍ＿ｂｕｓ＿ａｄｄｒ＿ｍ
ａｔｃｈ信号は、メモリ・バスにおける指令に関するア
ドレスが、ｃａｃｈｅ＿ｌｉｎｅ＿ａｄｄｒフリップ・
フロップ７１に記憶されたアドレスに一致する場合に、
アサートされる。

【００５６】ｃａｃｈｅ＿ｌｉｎｅ＿ｂｕｓｙ［Ｋ］
は、プロセッサ・キャッシュ・コントローラが、ｃａｃ
ｈｅ＿ｌｉｎｅ＿ａｄｄｒフリップ・フロップ７１に記
憶されているものと同じアドレスを備えたキャッシュ・
バスを介してパケットを送る場合に限ってアサートされ
るという点を除けば、ｃａｃｈｅ＿ｌｉｎｅ＿ｖａｌｉ
ｄ信号に似ている。この結果、プロセッサ・キャッシュ
・コントローラは、複数の未決着の読み取り要求を同じ
キャッシュ・ラインに送ることが可能になるが、これ
は、キャッシュ・ライン内の追加データをあらかじめ取
り出すために実施することができる。

【００５７】ｃａｃｈｅ＿ｓｕｂｂｌｏｃｋ＿ｘｆｅｒ
ラインは、プロセッサ・キャッシュ・コントローラが保
留ライト・バック・コントローラに対して送り出す各サ
ブブロック毎にアサートされる。ｃａｃｈｅ＿ｓｕｂｂ
ｌｏｃｋ＿ｘｆｅｒ信号は、現在のｃａｃｈｅ＿ｂｕｓ
＿ａｄｄｒと各ｃａｃｈｅ＿ｌｉｎｅ＿ａｄｄｒとのア
ドレスの一致を示す信号との論理積演算が施されるの
で、プロセッサ・キャッシュ・コントローラが保留ＷＣ
・コントローラに対して送り出す各所有サブブロック毎
に、せいぜい１つのｃａｃｈｅ＿ｘｆｅｒ＿ｍａｔｃｈ
［Ｋ］信号しかアサートされない。ｃａｃｈｅ＿ｘｆｅ
ｒ＿ｍａｔｃｈ［Ｋ］信号は、保留ライト・バック・コ
ントローラの大域コントローラが、保留サブブロック・
ライト・バックを記憶するＦＩＦＯの待ち行列にライト
・バック要求をロードするために用いられる。

【００５８】ｒｓｔ＿ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ信
号は、キャッシュ・ラインに関するｓｕｂｂｌｏｃｋ＿
ｖａｌｉｄ［Ｌ］ビットの全てがセットされ、キャッシ
ュ・ラインに関してｒｅｄ＿ｒｅｑ＿ｐｅｎｄｉｎｇが
なく、キャッシュ・ラインに関してｒｅｄ＿ｒｅｐｌｙ
＿ｐｅｎｄｉｎｇがなく、どのサブブロックも所有され
ていない（全てのｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［Ｌ］
ビットの否定論理和によって示される）場合にアサート
される。ｒｓｔ＿ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ信号に
よって、キャッシュ・ラインに関する全ての関連ｓｕｂ
ｂｌｏｃｋ＿ｖａｌｉｄ［Ｌ］ビットがリセットされ、
これによって、ｃａｃｈｅ＿ｌｉｎｅ＿ｖａｌｉｄ信号
がリセットされる。これは、保留ライト・バック・コン
トローラが、キャッシュ・ラインの所有サブブロックを
ライト・バックする責任を果たしたことを表している。

【００５９】ｑｕｅｕｅ＿ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ
［Ｋ］ラインは、別のプロセッサが、いつ保留ライト・
バック・コントローラにおけるこのキャッシュ・ライン
からの所有サブブロックを要求したかを表示する。ｑｕ
ｅｕｅ＿ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ［Ｋ］ラインは、ｓ
ｕｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔｃｈ［Ｌ］ビット
の任意の１つが、メモリ・バスのパケットとアドレスが
一致することを表示し、ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ信号
が、メモリ・バスにおけるパケットが別のプロセッサ・
サブシステムからの読み取り要求であることを表示して
いる場合に、アサートされる。ｑｕｅｕｅ＿ｏｔｈｅｒ
＿ｒｄ＿ｒｅｑ信号によって、読み取り要求は、送り出
さなければならない読み取り回答リストを記憶する大域
論理回路におけるＦＩＦＯの待ち行列に入れられる。

【００６０】キャッシュ・ラインに関するｒｅｄ＿ｒｐ
ｌｙ＿ｅｎａｂｌｅ［Ｋ］信号は、要求される全ての所
有サブブロックがプロセッサ・キャッシュ・コントロー
ラによって送り出されているか、あるいは、このキャッ
シュ・ライン・コントローラが用いられていない場合に
アサートされる。この信号は、大域論理回路によって、
アービタ・コントローラがメモリ・バスにアクセスを試
みるべきか否かを判定するために利用される。

【００６１】ｌａｓｔ＿ｄａｔａ＿ａｒｒｉｖｅｄ信号
は、プロセッサ・キャッシュ・コントローラから保留ラ
イト・バック・コントローラに所有サブブロックを転送
する最後のサイクルが、いつ行われたかを表示する。こ
の信号は、ｃａｃｈｅ＿ｌｉｎｅ＿ｖａｌｉｄ、ｌａｓ
ｔ＿ｄａｔａ＿ｘｆｅｒｒｅｄ、及び、ｗｂ＿ｆｉｆｏ
＿ｄｅｃ［Ｋ］の論理積である。

【００６２】大域保留ライト・バック・コントローラ論
理回路図１３及び１４には、大域保留ライト・バック・コント
ローラ論理回路が示されている。プロセッサ・キャッシ
ュ・コントローラが読み取り要求を送り出すと、デコー
ダ８２が、読み取り要求制御情報を復号化し、優先順位
エンコーダ８９を用いて使用中でないキャッシュ・ライ
ンを確かめることによって、キャッシュ・ラインの割り
振りを行う。この結果、ｃａｃｈｅ＿ｌｉｎｅ＿ａｌｌ
ｏｃａｔｅｄ［Ｋ］信号がアサートされ、アドレスが、
選択されたキャッシュ・ライン・コントローラのｃａｃ
ｈｅ＿ｌｉｎｅ＿ａｄｄｒフリップ・フロップ７１にロ
ードされる。

【００６３】ｄａｔａ＿ｒａｍ８１は、保留ライト・バ
ック・コントローラによって所有されている全てのサブ
ブロックに関するデータを記憶している。ｄａｔａ＿ｒ
ａｍ８１に書き込むデータのアドレスは、サブブロック
を指定するｌｏｇ₂ Ｎの低番地アドレス・ビットと、そ
のデータのアドレスを納めたキャッシュ・ラインを指定
するＩアドレス・ビットを連結することによって形成さ
れる。ｄａｔａ＿ｒａｍ８１に書き込まれる所有サブブ
ロックは、データが古くなっていなければ、最終的に
は、メモリ・バスを介して主メモリにライト・バックさ
れる。

【００６４】ｗｂ＿ｆｉｆｏ８３には、主メモリにライ
ト・バックする必要のあるｄａｔａ＿ｒａｍ８１におけ
るサブブロックの符号化リストが納められている。これ
らのサブブロックは、全てのｒｄ＿ｒｅｑ＿ｐｅｎｄｉ
ｎｇ［１−Ｍ］信号が、取り消されるまで、主メモリに
送ることはできないが、このことは、読み取り要求がバ
ス・キャッシュ・コントローラによって送り出され、サ
ブブロックの所有権が保留ライト・バック・コントロー
ラに移行することを表している。サブブロックをメモリ
・バスに転送する準備が整うと、適合するｓｕｂｂｌｏ
ｃｋ＿ｏｗｎｅｄ［Ｌ］ビットをチェックして、それが
まだセットされていることを確認しなければならない。
特定のサブブロックに対する別のプロセッサによる書き
込み要求が生じると、ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ
［Ｌ］ビットは、セットされない。ｓｕｂｂｌｏｃｋ＿
ｏｗｎｅｄ［Ｌ］ビットがセットされなければ、サブブ
ロックが古くなっているので、そのサブブロックを主メ
モリに書き込んではならない。メモリ・バスへのアクセ
スを要求する前に、同様のチェックを実施することがで
きるが、メモリ・バス調停論理回路の詳細は、本特許の
範囲外である。

【００６５】ｒｄ＿ｆｉｆｏ８５には、保留ライト・バ
ック・コントローラによって所有されているサブブロッ
クに対して他のプロセッサ・サブシステムから送り出さ
れた読み取り要求符号化リストが含まれいている。保留
ライト・バック・コントローラは、置換される全ての所
有サブブロックが、プロセッサ・キャッシュ・コントロ
ーラから送り出されるまで、ｒｄ＿ｆｉｆｏ８５におい
て保留中の読み取り要求に回答しない。保留ライト・バ
ック・コントローラは、保留ライト・バック・コントロ
ーラのサブブロックを無効にすることが可能になる前
に、ｒｄ＿ｆｉｆｏ８５における全ての読み取り要求に
応答しなければならない。

【００６６】ｄａｔａ＿ｒａｍ８１、ｗｂ＿ｆｉｆｏ８
３、及び、ｒｄ＿ｆｉｆｏ８５は、単一のＲＡＭまたは
ＦＩＦＯとして実現する必要はない。それぞれ、キャッ
シュ・ラインと同じ数のＲＡＭ及びＦＩＦＯによって実
現することが可能である。このアプローチによって、全
てのキャッシュ・ラインに対する従属性が取り除かれ、
ｗｂ＿ｆｉｆｏ８３、及び、ｒｄ＿ｆｉｆｏ８５が空に
なる。例えば、単一ＲＡＭを用いて、ｒｄ＿ｆｉｆｏ８
５を実施する場合、待ち行列の先頭における読み取り要
求に対応するキャッシュ・ラインは、まだ、プロセッサ
・キャッシュ・コントローラからのデータを受信してい
ない可能性がある。このため、ｄａｔａ＿ｒａｍ８１に
おいてデータが得られるとしても、他のキャッシュ・ラ
インからの情報を要求するｒｄ＿ｆｉｆｏ８５における
他の読み取り要求に取りかかれなくなる。

【００６７】保留ライト・バック・コントローラ論理回
路の接続図１０、１１、１２、１３、及び、１４に示す個々の階
層論理レベル間における相互接続が、図１５に示されて
いる。単一の大域保留ライト・バック・コントローラ論
理演算装置については、今後、大域論理回路と呼ぶこと
にする。各キャッシュ・ライン論理演算装置には、ラベ
ルＣ_x が付与されるが、ここで、ｘは、キャッシュ・ラ
インに対応する１〜Ｍの値である。各サブブロック論理
演算装置には、ラベルＣ_x．ＳＢ_yが付与されるが、ここ
で、ｘは、キャッシュ・ラインに対応する１〜Ｍの値で
あり、ｙは、サブブロックに対応する１〜Ｎの値であ
る。図１５には、各キャッシュ・ライン論理演算装置毎
に２つのサブブロック論理演算装置が設けられた、３つ
のキャッシュ・ライン論理演算装置が示されている。従
って、図１５に示すシステムは、それぞれ、２つのサブ
ブロックを備える（Ｎ＝２）、３つのキャッシュ・ライ
ンが設けられた（Ｍ＝３）、完全なシステムである。現
在のところ望ましい実施例の場合、キャッシュ・メモリ
は、それぞれ、４つのサブブロック（Ｎ＝４）を有す
る、２つのキャッシュ・ライン（Ｍ＝２）を備えてい
る。

【００６８】大域保留ライト・バック・コントローラ論
理回路は、２つの外部入力と４つの内部出力を備えてい
る。２つの外部入力は、プロセッサ・キャッシュ・コン
トローラからのキャッシュ・バス及びメモリ・バスによ
って構成される。外部出力は、ｅｎａｂｌｅ＿ｓｕｂｂ
ｌｏｃｋ＿ｘｆｅｒ、ａｒｂ＿ｒｑ＿ｒｄ＿ｒｅｐｌ
ｙ、ａｒｂ＿ｒｑ＿ｗｂ信号及びメモリ・バスである。
ａｒｂ＿ｒｑ＿ｒｄ＿ｒｅｐｌｙ及びａｒｂ＿ｒｑ＿ｗ
ｂ信号は、メモリ・バスの調停に用いられる。

【００６９】大域論理回路には、キャッシュ・ライン論
理演算装置とサブブロック論理演算装置に接続されたい
くつかの内部入力及び出力も設けられている。大域論理
出力ライン９１は、信号、ｉｓｓｕｅｄ＿ｒｄ＿ｒｑ、
ｍｅｍ＿ｂｕｓ＿ａｄｄｒ、ｃａｃｈｅ＿ｂｕｓ＿ｓｂ
ｂｌｏｃｋ＿ｘｆｅｒ、ｏｔｈｅｒ＿ｒｄ＿ｒｑ、及
び、ｒｄ＿ｆｉｆｏ＿ｅｍｐｔｙを全てのキャッシュ・
ライン論理演算装置Ｃ１〜ＣＭに伝送する。大域論理出
力ライン９１は、また、各キャッシュ論理演算装置ＣＫ
に適合する信号ｃａｃｈｅ＿ｌｉｎｅ＿ａｌｌｏｃａｔ
ｅｄ［Ｋ］及びｗｂ＿ｆｉｆｏ＿ｄｅｃ［Ｋ］を伝送す
るが、ここで、Ｋは、１〜Ｍである。大域論理出力ライ
ン９３は、全てのサブブロック論理演算装置に対して信
号を伝送する。大域論理出力ライン９３は、ｗｂ＿ｏｒ
＿ｗｒｉｔｅ信号を全てのサブブロック論理演算装置に
伝送し、適合するｍｅｍ＿ｂｕｓ＿ａｄｄｒ＿ｄｅｃ
［Ｌ］信号を各サブブロック論理演算装置Ｃ_x．ＳＢＬ
に伝送する。大域論理入力ライン９４は、各キャッシュ
・ライン論理回路ＣＫからの信号、ｃａｃｈｅ＿ｌｉｎ
ｅ＿ｂｕｓｙ［Ｋ］、ｃａｃｈｅ＿ｌｉｎｅ＿ｖａｌｉ
ｄ、ｃａｃｈｅ＿ｘｆｅｒ＿ｍａｔｃｈ［Ｋ］、ｒｄ＿
ｒｅｑ＿ｐｅｎｄｉｎｇ［Ｋ］、ｌａｓｔ＿ｄａｔａ＿
ｘｆｅｒ、ｑｕｅｕｅ＿ｏｔｈｅｒ＿ｒｄ＿ｒｅｑ
［Ｋ］、及び、ｒｄ＿ｒｐｌｙ＿ｅｎａｂｌｅ［Ｋ］を
伝送するが、ここで、Ｋは、１〜Ｍである。大域論理入
力ライン９７は、全てのサブブロック論理演算装置Ｃ
Ｋ．ＳＢＬからの信号ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ
［Ｋ，Ｌ］及びｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔ
ｃｈ［Ｋ，Ｌ］を伝送するが、ここで、Ｋは、１〜Ｍで
あり、Ｌは、１〜Ｎである。

【００７０】大域論理回路の右のキャッシュ・ライン論
理演算装置は、大域論理回路及び関連サブブロックから
の入力を受信する。各キャッシュ・ライン論理回路ＣＫ
は、入力として上述の大域論理出力ライン９１を受け
る。各キャッシュ・ライン論理回路ＣＫは、また、サブ
ブロック出力ライン９９を介して、関連サブブロックＬ
から信号、ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ［１−Ｎ］、
ｓｕｂｂｌｏｃｋ＿ｏｗｎｅｄ［１−Ｎ］、及び、ｓｕ
ｂｂｌｏｃｋ＿ｏｗｎｅｄ＿ｍａｔｃｈ［１−Ｎ］を受
信する。キャッシュ・ライン論理演算装置は、上述の大
域論理入力ライン９５を出力する。各キャッシュ・ライ
ン論理演算装置は、また、キャッシュ・ライン出力ライ
ン９２を介して、各関連サブブロック論理演算装置に信
号ｓｅｔ＿ｓｕｂｂｌｏｃｋ＿ｖａｌｉｄ、ｒｓｔ＿ｓ
ｕｂｂｌｏｃｋ＿ｖａｌｉｄ、ｌａｓｔ＿ｄａｔａ＿ａ
ｒｒｉｖｅｄ、及び、ｃａｃｈｅ＿ｌｉｎｅ＿ｍａｔｃ
ｈを出力する。

【００７１】サブブロック論理演算装置は、関連するキ
ャッシュ・ライン論理演算装置、大域論理回路、及び、
タグ・コントローラからの入力を受信する。サブブロッ
ク論理演算装置は、それぞれ、大域論理回路からの大域
論理出力ライン９３、及び、関連するキャッシュ・ライ
ン論理回路からのキャッシュ・ライン出力ライン９２を
受ける。各サブブロック論理演算装置は、バス・キャッ
シュ・コントローラのタグ・コントローラからの入力ｏ
ｗｎｅｄ＿ｆｌａｇ［Ｌ］も受信する。この信号は、バ
ス・キャッシュ・コントローラから保留ライト・バック
・コントローラへの所有権の移行に利用される。各サブ
ブロック論理演算装置は、上述の大域論理回路の入力ラ
イン９７信号及びキャッシュ・ラインに対するサブブロ
ック信号を出力する。

【００７２】以上で、マルチプロセッサ・システムにお
ける保留ライト・バック・キャッシュ・コントローラを
備えた二重ディレクトリ・キャッシュ制御システムを実
現するための装置及び方法の解説を終えるものとする。
当該技術の通常の技能者であれば、本発明の精神及び範
囲を逸脱することなく、本発明の装置のコンポーネント
と、構成要素の構成に関して変更及び修正を加えること
ができるように意図されている。例えば、２つの独立し
た単位、すなわち、バス・キャッシュ・コントローラ及
びプロセッサ・キャッシュ・コントローラに分割された
キャッシュ制御システムにおいて動作する保留ライト・
バック・コントローラについて説明してきたが、保留ラ
イト・バック・コントローラは、パケット・スイッチン
グ・メモリ・バスを利用する任意のライト・バック・キ
ャッシュ制御システムにおいて利用することが可能であ
る。

【図面の簡単な説明】

【図１】各プロセッサ・サブシステムがそれ自体のキャ
ッシュ・メモリを備えている、マルチプロセッサ・シス
テムにおけるキャッシュの整合性の維持を説明する図で
ある。

【図２】各プロセッサ・サブシステムがそれ自体のキャ
ッシュ・メモリを備えている、マルチプロセッサ・シス
テムにおけるキャッシュの整合性の維持を説明する図で
ある。

【図３】各プロセッサ・サブシステムがそれ自体のキャ
ッシュ・メモリを備えている、マルチプロセッサ・シス
テムにおけるキャッシュの整合性の維持を説明する図で
ある。

【図４】各プロセッサ・サブシステムがそれ自体のキャ
ッシュ・メモリを備えている、マルチプロセッサ・シス
テムにおけるキャッシュの整合性の維持を説明する図で
ある。

【図５】各プロセッサ・サブシステム毎に先行技術によ
るライト・バック・キャッシュ・メモリ・システムを備
えたマルチプロセッサ・システムのブロック図である。

【図６】キャッシュ・コントローラがプロセッサ・キャ
ッシュ・コントローラ及びバス・キャッシュ・コントロ
ーラに分割された、本発明のキャッシュ制御システムを
備えた、マルチプロセッサ・システムのブロック図であ
る。

【図７】マルチプロセッサ・システムが複数メモリ・バ
スを備える、本発明のキャッシュ・メモリ・システムの
代替実施例に関するブロック図である。

【図８】本発明の保留ライト・バック・コントローラに
関連したバス・キャッシュ・コントローラの内部を示す
ブロック図である。

【図９】本発明に用いられるキャッシュ・メモリ構造の
ブロック図である。

【図１０】本発明の保留ライト・バック・コントローラ
におけるサブブロック論理回路を示す電気回路図であ
る。

【図１１】本発明の保留ライト・バック・コントローラ
におけるキャッシュ・ライン論理回路を示す第１の電気
回路図である。

【図１２】本発明の保留ライト・バック・コントローラ
におけるキャッシュ・ライン論理回路を示す第２の電気
回路図である。

【図１３】本発明の大域保留ライト・バック・コントロ
ーラ論理回路を示す第１の電気回路図である。

【図１４】本発明の大域保留ライト・バック・コントロ
ーラ論理回路を示す第２の電気回路図である。

【図１５】本発明の保留ライト・バック・コントローラ
の個々の階層論理レベル間における相互接続を示すブロ
ック図である。

【符号の説明】

１プロセッサ２プロセッサ３プロセッサ２０プロセッサ・サブシステム２１プロセッサ２２主メモリ２３主メモリ２４主メモリ２５メモリ・バス２８キャッシュ・ディレクトリ２９キャッシュ・コントローラ３０バス・キャッシュ・コントローラ３１バス・キャッシュ・コントローラ３２プロセッサ・モジュール３３キャッシュ・バス３４プロセッサ・キャッシュ・ディレクトリ３５プロセッサ・キャッシュ・コントローラ３７プロセッサ・キャッシュ・メモリ４０保留ライト・バック・コントローラ４１アービタ・コントローラ４３バス・データ・コントローラ４６バス・キャッシュ・コントローラ・ディレクトリ８２デコーダ８４優先順位エンコーダ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591174933 ゼロックス・コーポレーションアメリカ合衆国 06904−1600 コネティカット州・スタンフォード・ロングリッジロード・800 (72)発明者ビジョーン・リーンクレスアメリカ合衆国 94303 カリフォルニア州・パロアルト・グリートロード・ 2731 (72)発明者ダグラス・リーアメリカ合衆国 94102 カリフォルニア州・サンフランシスコ・ナンバー105・リーベンワース・434 (72)発明者プラディープ・エス・シンドウアメリカ合衆国 94040 カリフォルニア州・マウンテンビュー・モンタルトドライブ・1557 (72)発明者タン・ファムアメリカ合衆国 95111 カリフォルニア州・サンホゼ・ラレジョンアヴェニュ・2417

Claims

【特許請求の範囲】

【請求項１】パケット・スイッチ式メモリ・バスを介
して結合された、少なくとも１つのプロセッサ・サブシ
ステムと主メモリを具備しているコンピュータ・システ
ムのライト・バック・キャッシュ・メモリにおいて、それぞれ情報を記憶する、少なくとも１つのキャッシュ
・ラインを有するキャッシュ・メモリと、前記キャッシュ・メモリの各キャッシュ・ラインに関す
るアドレス・タグ、及び、有効ビット及び所有ビットを
含む複数の状況ビットを記憶するキャッシュ・ディレク
トリと、前記キャッシュ・メモリ及び前記キャッシュ・ディレク
トリに結合されており、さらに、前記パケット・スイッ
チ式メモリ・バスにも結合されて、前記キャッシュ・デ
ィレクトリの制御を行うキャッシュ制御システムと、前記キャッシュ制御システムに結合され、置き換えられ
た複数の所有キャッシュ・ラインの緩衝処理を行い、前
記主メモリに対する所有キャッシュ・ラインのライト・
バックを担う保留ライト・バックコントローラから構成
される、前記プロセッサ・サブシステムのそれぞれに設けられて
いるライト・バック・キャッシュ・メモリ。
【請求項２】パケット・スイッチ式メモリ・バスを介
して結合された、少なくとも１つのプロセッサ・サブシ
ステムと主メモリを具備しているコンピュータ・システ
ムのライト・バック・キャッシュ・メモリにおいて、それぞれが、対応する主メモリのアドレスを有する情報
ラインのそれぞれを記憶する、少なくとも１つのキャッ
シュ・ラインを有するキャッシュ・メモリと、前記キャッシュ・メモリの各キャッシュ・ライン毎に、
前記キャッシュ・ラインに関する主メモリの対応するア
ドレスであるアドレス・タグ、及び、状況ビットの集合
を記憶するキャッシュ・ディレクトリと、前記キャッシュ・メモリ及び前記キャッシュ・ディレク
トリを維持するライト・バック・キャッシュ制御システ
ムと、前記メモリ・バスを介して、前記キャッシュ・メモリに
所有ラインを記憶するキャッシュ・ラインに関する新し
い情報ラインを要求するための手段と、キャッシュ・メモリのキャッシュ・ラインから保留ライ
ト・バック・コントローラに所有情報ラインをコピーす
るための手段と、キャッシュ・メモリのキャッシュ・ラインの前記所有情
報ラインを前記要求された新しい情報ラインに置き換え
るための手段と、保留ライト・バック・コントローラの前記所有情報ライ
ンを前記主メモリにライト・バックするための手段から
構成される、前記プロセッサ・サブシステムのそれぞれに設けられて
いるライト・バック・キャッシュ・メモリ。
【請求項３】パケット・スイッチ式メモリ・バスを介
して結合された、少なくとも１つのプロセッサ・サブシ
ステムと主メモリとを具備しており、前記プロセッサ・
サブシステムが、それぞれ、少なくとも１つのキャッシ
ュ・ラインを有するキャッシュ・メモリから構成され
る、ライト・バック・キャッシュ・メモリ・システムを
備えているコンピュータ・システムの前記プロセッサ・
サブシステムのキャッシュ・メモリ内のキャッシュ・ラ
インを置換する方法において、前記メモリ・バスを介して、前記プロセッサ・サブシス
テムのキャッシュ・メモリのキャッシュ・ラインに関す
る新しい情報を要求するステップと、前記プロセッサ・サブシステムのキャッシュ・メモリに
おけるキャッシュ・ラインから保留ライト・バック・コ
ントローラに所有情報ラインを転送するステップと、前記プロセッサ・サブシステムのキャッシュ・メモリの
キャッシュ・ラインに前記要求された新しい情報ライン
を受信するステップと、保留ライト・バック・コントローラにおける前記所有情
報ラインを主メモリにライト・バックするステップから
構成され、前記所有情報ラインをライト・バックする前
記ステップが、新しい情報ラインの前記要求ステップの
後で行われることを特徴とする、プロセッサ・サブシステムのキャッシュ・メモリ内のキ
ャッシュ・ラインを置換する方法。