JPH10133943A

JPH10133943A - リンクリスト形成方法

Info

Publication number: JPH10133943A
Application number: JP9264305A
Authority: JP
Inventors: Rakovovici Sorin; ソリン・ラコボヴィッチ; R Brigg William; ウィリアム・アール・ブリグ; H Hassone Joseph; ジョセフ・エッチ・ハスソウン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-10-18
Filing date: 1997-09-29
Publication date: 1998-05-22
Anticipated expiration: 2017-09-29
Also published as: JP4065586B2; US6820086B1; US5995967A

Abstract

(57)【要約】【課題】直接探索ではなく連想探索によってリンクリ
ストの現在の項目から次の項目を効率的に探索するこ
と。【解決手段】本発明は、計算システム内のリンクリス
ト構造に最初の項目１４１と追加の項目が含まれる。追
加の項目のそれぞれには、リンクリスト１４１〜１４４
内の前の項目へのリンク参照１５１〜１５４が含まれ
る。追加項目のそれぞれのリンク参照は、連想記憶内に
格納される。例えば、前の項目へのリンク参照は、連想
記憶内での前の項目のインデックスである。追加項目の
それぞれは、次の追加項目内の前項目へのリンク参照を
使用する内容探索を実行することによってアクセスでき
る。すなわち、前項目へのリンク参照が、連想記憶内の
前項目のインデックスを含むリンクフィールドである時
に、次の追加項目は、次の追加項目の直前のリンクリス
ト内の項目のインデックスを求める連想記憶内での連想
探索を実行することによって発見される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算装置に係り、
とりわけ連想記憶を使用するリンクリストの形成に関す
る。

【０００２】

【従来の技術】リンクリストは、多数の応用分野で有用
な構造である。そのような応用分野の１つが、多重プロ
セッサ（ＭＰ）システムでのキャッシュコヒーレンシの
確保である。同一のメモリラインへのアクセスをリンク
リストに編成することによって、衝突が存在する場合で
もこれらの要求を到着順にサービスできるようになる。
これによって、公平さが保証され、再試行または他の方
法を使用して衝突を解決する時に発生する可能性がある
長時間の停止状態の問題が防止される。

【０００３】キャッシュメモリとは、主記憶の内容のう
ち、近い将来にプロセッサによって使用されると思われ
る部分を一時的に保持するのに使用される、小容量で高
速のバッファメモリである。キャッシュメモリの主目的
は、データまたは命令の取出のメモリアクセスを実行す
るのに必要な時間を短縮することである。キャッシュメ
モリに置かれる情報は、主記憶に置かれた情報よりもは
るかに短い時間でアクセスできる。したがって、キャッ
シュメモリを有するプロセッサは、命令およびオペラン
ドの取出しまたは格納を待つのに費やす時間がはるかに
短くなる。

【０００４】キャッシュメモリは、１つまたは複数のワ
ードのデータからなる複数のキャッシュラインから構成
される。各キャッシュラインには、キャッシュラインに
コピーされた主記憶のメモリラインを一意に識別するア
ドレスタグが関連付けられる。プロセッサがメモリ参照
を行うたびに、アドレスタグとの比較を行って、要求さ
れたデータのコピーがキャッシュメモリにあるかどうか
を調べる。所望のメモリラインがキャッシュメモリ内に
ない場合には、そのメモリラインを主記憶から検索し、
キャッシュラインとしてキャッシュメモリに記憶し、プ
ロセッサに供給する。

【０００５】主記憶からのデータ検索にキャッシュメモ
リを使用する他に、プロセッサは、データを主記憶に直
接書き込む代わりにキャッシュメモリにデータを書き込
むこともできる。プロセッサがメモリにデータを書き込
もうとする際には、キャッシュメモリがアドレスタグ比
較を行って、データを書き込まれるキャッシュラインが
キャッシュメモリに存在するかどうかを判定する。その
キャッシュラインがキャッシュメモリに存在し、修正済
み（ダーティ）または排他的である場合には、データは
キャッシュメモリ内のキャッシュラインに書き込まれ
る。多くのシステムでは、キャッシュラインのデータ、
「ダーティビット」がその後にセットされる。ダーティ
ビットは、キャッシュライン内のデータがダーティ（す
なわち、修正済み）であり、したがって、そのキャッシ
ュラインをキャッシュメモリから削除する前に、修正済
みのデータを主記憶に書き込まなければならないことを
表す。データが書き込まれるキャッシュラインがキャッ
シュメモリに存在しない場合、キャッシュラインおよび
メモリラインを排他的としてキャッシュメモリに取り出
すか、データを主記憶に直接書き込まなければならな
い。

【０００６】メモリ共用ＭＰシステムは、それぞれが独
自のキャッシュを有する、潜在的に多数のプロセッサを
有する。このようなシステムでメモリへのアクセスが行
われる時には、アクセスされるデータの完全性を確実に
するためのステップを実行する必要がある。例えば、あ
る実体がメモリからデータを読み取る時には、そのデー
タの更新された版（version）がそのシステム上のプロ
セッサのキャッシュに存在するかどうかを判定すること
が重要である。更新された版のデータが存在する場合に
は、その実体が更新された版のデータにアクセスするこ
とを確実にするための処置を講ずる必要がある。更新さ
れた版のデータがメモリ参照で利用されることを確実に
する機構を、本明細書ではコヒーレンシ機構と称する。

【０００７】最も一般的なコヒーレンシ機構はスヌープ
（snooping）であり、これは、通常はプロセッサがバス
を共用することを必要とする。しかし、電気的な理由か
ら、バスを共用できるプロセッサの個数には限界があ
る。したがって、ＭＰシステム内のプロセッサ数が多い
時には、キャッシュコヒーレンシのためにスヌープを効
率的に使用することが不可能になる。

【０００８】多数のプロセッサを有するシステム用の最
も一般的なキャッシュコヒーレンシ機構は、メモリ内の
ディレクトリ構造である。このディレクトリ構造内で
は、ライン状態情報が、メモリ内のメモリラインのそれ
ぞれについて存在する。ライン状態情報は、各メモリラ
イン用の複数のビットからなる。各メモリラインのビッ
トは、そのメモリラインに関して、メモリラインの状態
（私有、共用など）と、そのメモリライン状態に関連す
る余分な情報を表す。メモリラインが第１のプロセッサ
のキャッシュ内で「私有」として保持される時、これ
は、そのメモリラインが第１のプロセッサによって解放
されるまでは他のプロセッサがそのメモリラインを使用
できず、第１のプロセッサがそのメモリラインの内容を
修正することを許可されていることを意味する。メモリ
ラインが第１のプロセッサのキャッシュ内で「共用」と
して保持される時、これは、他のプロセッサがそのメモ
リラインを「私有」として保持しようとしない限り、他
のプロセッサがそのメモリラインを使用でき、そのメモ
リラインが「共用」に保たれている間は、そのメモリラ
インの内容の修正が許可されないことを意味する。

【０００９】あるプロセッサがメモリラインのアクセス
を所望する時には、そのメモリラインに関する要求がメ
モリコントローラに送られる。メモリコントローラは、
そのメモリラインのライン状態情報を読み取って、要求
されたメモリラインの現在の状態を判定する。要求され
たメモリラインのライン状態情報ビットから、そのメモ
リラインが別のキャッシュ内で私有として保持されてい
ることが示される場合、そのメモリラインは、メモリコ
ントローラにリコールされる。メモリラインがメモリコ
ントローラに戻った時に、メモリコントローラは、その
メモリラインを要求元に供給し、メモリラインのライン
状態情報を更新し、必要があれば、メモリ内のそのメモ
リラインのデータを更新する。メモリラインが「私有」
として要求され、メモリコントローラがライン状態情報
を読み取り、そのメモリラインが「共用」であることが
わかった場合には、メモリコントローラは、他のキャッ
シュ（ライン状態情報によって示される）内のメモリラ
インのコピーを無効化し、そのメモリラインを要求元に
供給する。また、メモリコントローラは、メモリライン
のライン情報に「私有」のタグを付け、そのメモリライ
ンを現在所有しているプロセッサを示す。

【００１０】メモリラインのリコールまたは無効化は、
データを返すか無効化するのにかなりの時間を要する可
能性がある。その間に、同一のメモリラインに関する次
の要求を、メモリコントローラが受け取る可能性があ
る。これらの新しい要求の再試行は、公平さを実現し長
時間の停止状態を防ぐ必要があるので、大規模システム
では厄介である。その代わりに、そのメモリラインに関
する新しい要求を、メモリコントローラ内のそのメモリ
ラインに関するリンクリストとして待ち行列化すること
ができる。リコールされたデータまたは無効化の肯定応
答を受け取ったならば、メモリコントローラは、要求を
受け取った順序でリンクリストのそのメモリラインに関
する要求をサービスする。リコールされるメモリライン
ごとに１つの複数のリンクリストが、どの時点でも、メ
モリコントローラ内に存在する可能性がある。

【００１１】一般に、リンクリストは、ランダムアクセ
スメモリ（ＲＡＭ）構造を使用して実施される。上で説
明したキャッシュコヒーレンシ機構の場合、あるメモリ
ラインに関する要求を即座に満足できない時に、そのメ
モリラインに関する新しい要求に応答して、メモリコン
トローラは、ディレクトリからそのメモリラインを探索
し、メモリラインが使用不能であることを発見した後
に、そのメモリラインに関するリンクリストでその要求
を待ち行列化する。これには、一般に、新しい要求のた
めの新規項目の作成、リンクリストの末尾の突き止め、
および、リンクリストの最終項目の次項目ポインタが新
規項目を指すようにする更新が含まれる。その後、この
新規項目が、リンクリストの尾部（末尾）として新たに
指定される。

【００１２】メモリラインが使用可能になった時に、メ
モリコントローラは、最初の（頭部）項目についてリン
クリストにアクセスし、適当な処置を行う。リンクリス
ト内のポインタは、リンクリストの最初の項目の除去を
反映するように更新される。

【００１３】

【発明が解決しようとする課題】上の説明から明らかな
とおり、すべての要求が、メモリコントローラによる１
回または複数回のメモリラインに関するディレクトリへ
のアクセスをもたらす。リンクリスト項目が作成される
可能性もある。その要求に代わってラインのリコールま
たは無効化が発行される場合、メモリラインが返される
か無効化される時に、メモリコントローラは、要求を完
了するためにディレクトリに関連するリンクリストをも
う一度探索しなければならない。その結果、次項目の探
索は、効率的でなければならない。そうでないと、多く
の応用分野でかなりの性能損失がもたらされる可能性が
ある。

【００１４】本発明は、上記の問題点に鑑みなされたも
ので、直接探索ではなく連想探索によって、リンクリス
トの現在の項目から次の項目を効率的に探索することを
目的としている。

【００１５】

【課題を解決するための手段】本発明の好ましい実施例
によれば、計算システム内のリンクリスト構造に、最初
の項目と追加の項目が含まれる。追加の項目のそれぞれ
には、リンクリスト内の前の項目へのリンク参照が含ま
れる。追加項目のそれぞれのリンク参照は、連想記憶内
に格納される。例えば、前の項目へのリンク参照は、連
想記憶内での前の項目のインデックスである。追加項目
のそれぞれは、次の追加項目内の前項目へのリンク参照
を使用する内容探索を実行することによってアクセスで
きる。すなわち、前項目へのリンク参照が、連想記憶内
の前項目のインデックスを含むリンクフィールドである
時に、次の追加項目は、次の追加項目の直前のリンクリ
スト内の項目のインデックスを求める連想記憶内での連
想探索を実行することによって、発見される。

【００１６】したがって、リンクリストは、例えばリン
クリストの最初の項目をアクセスすることによって、横
断される。リンクリストの第２の項目は、第１の項目へ
の参照を連想記憶から探索する（例えば連想記憶での第
１の項目のインデックスを使用して）ことによってアク
セスされる。リンクリストの第３の項目は、第２の項目
への参照を連想記憶から探索する（例えば連想記憶での
第２の項目のインデックスを使用して）ことによってア
クセスされる。以下同様である。

【００１７】本発明のさまざまな実施例では、項目ごと
に、その項目が有効であるかどうかを示す有効性ビット
も連想記憶に格納される。

【００１８】本発明のさまざまな実施例は、特定の応用
分野に合わせて調整することができる。例えば、１実施
例では、主記憶内のメモリラインのアクセスに使用され
るメモリコントローラ内の要求待ち行列内でリンクリス
トが使用される。単一待ち行列の実施例では、第１の項
目および追加項目のそれぞれについて、連想記憶内に、
頭部フィールド、尾部フィールド、アドレスフィールド
および有効性ビットが格納される。頭部フィールドに
は、第１項目では真、追加項目のそれぞれでは偽の値が
格納される。尾部フィールドには、リンクリストの最終
項目の場合に限って真になる値が格納される。アドレス
フィールドには、主記憶内のメモリラインのアドレスが
格納される。有効性ビットは、その項目が有効（使用
中）であるかどうかを表す。各項目の追加情報は、対応
するＣＡＭ項目または通常のインデックスデコーダから
の「一致する」ビットを使ってアドレッシングされるラ
ンダムアクセスメモリに格納される。例えば、追加の情
報には、メモリラインに対して実行される動作が含まれ
る。追加情報には、さらに、有効な時にそのメモリライ
ンの現在のデータが格納されるデータフィールドを含め
ることができる。

【００１９】本発明のもう１つの実施例では、主記憶の
メモリラインのアクセスに使用されるメモリコントロー
ラの要求待ち行列の２待ち行列実施態様内でリンクリス
トが使用される。２待ち行列実施態様では、例えば、各
リンクリストの最初の項目のアドレスフィールドと有効
性ビットが、別の（頭部待ち行列）連想記憶に格納され
る。頭部待ち行列連想記憶には、メモリラインに関する
結果的なリンクリストの頭部項目だけが含まれる。アド
レスフィールドには、メモリラインのアドレスが格納さ
れる。有効性ビットは、その項目が有効であるかどうか
を示す。項目の追加情報は、ランダムアクセスメモリに
格納される。

【００２０】第１の項目の追加情報は、ランダムアクセ
スメモリに格納される。この追加情報には、例えば、メ
モリラインに対して実行される動作、最終フィールドお
よび尾部フィールドが含まれる。最終フィールドには、
第１の項目がそのリンクリストの最終項目である時に真
になる値が格納される。尾部フィールドには、有効な時
に、リンクリスト内の最終項目のインデックスが格納さ
れる。追加情報には、さらに、有効な時にメモリライン
の現在のデータが格納されるデータフィールドを含める
ことができる。

【００２１】第２の連想記憶には追加項目ごとに、ヘッ
ド／リンクフィールドが格納される。ヘッド／リンクフ
ィールドには、リンク参照によって参照される前項目
が、連想記憶と第２の連想記憶のどちらに存在するかを
示す値が格納される。第２の連想記憶の項目に、有効フ
ィールドとリンクフィールドを含めることができる。

【００２２】本発明を用いると、特定の応用分野でリン
クリストへのアクセスを大幅に単純化できる、リンクリ
ストを実施するための効率的な方法が可能になる。

【００２３】

【発明の実施の形態】図１は、計算システム内で相互接
続されたさまざまな実体を示す図である。例えば、バス
１１には、プロセッサ２４、２３およびメモリコントロ
ーラ２１が接続されている。プロセッサ２４には、キャ
ッシュ２７が含まれる。プロセッサ２３には、キャッシ
ュ２６が含まれる。メモリコントローラ２１には、据置
き読取り待ち行列（ＤＲＱ）２５が含まれる。メモリコ
ントローラ２１は、メモリ２２へのアクセスを制御す
る。他の実体も、バス１１に接続できる。

【００２４】バス１２には、プロセッサ３１、３２が接
続されている。プロセッサ３１には、キャッシュ３３が
含まれる。プロセッサ３２には、キャッシュ３４が含ま
れる。他の実体も、バス１２に接続できる。バス１３に
は、プロセッサ４１およびプロセッサ４２が接続されて
いる。プロセッサ４１には、キャッシュ４３が含まれ
る。プロセッサ４２には、キャッシュ４４が含まれる。
他の実体も、バス１３に接続できる。バス１４には、プ
ロセッサ４７およびメモリコントローラ４６が接続され
ている。プロセッサ４７には、キャッシュ４８が含まれ
る。メモリコントローラ４６は、メモリ４５へのアクセ
スを制御する。メモリコントローラ４６には、据置き読
取り待ち行列（ＤＲＱ）４９が含まれる。他の実体も、
バス１４に接続できる。

【００２５】バス１１、１２、１３および１４は、相互
接続１０によって示されるように、なんらかの形で相互
接続される。さらに、相互接続１０によって他のバスを
相互接続することができる。この意味では、図１は、計
算システム内で相互接続される実体の組合せの例にすぎ
ない。

【００２６】そのようなシステムでメモリ２２へのアク
セスが行われる時には、メモリコントローラ２１が、ア
クセスされるデータの保全性を確実にする。例えば、あ
る実体がメモリ２２からデータを読み取る時には、メモ
リコントローラ２１は、この計算システム内のプロセッ
サのいずれかのキャッシュにそのデータの更新された版
が存在するかどうかを判定する。更新された版のデータ
が存在する場合、メモリコントローラ２１は、キャッシ
ュコヒーレンシ機構を使用して、データの保全性を確実
にする。

【００２７】メモリ２２内のディレクトリ構造内には、
メモリ２２内のメモリラインごとにライン状態情報が存
在する。ライン状態情報は、メモリラインごとの複数の
ビットからなる。メモリラインごとのビット群は、例え
ば、そのメモリラインについて、メモリラインの状態
（私有、共用など）と、そのメモリラインの状態に関連
する余分な情報とを表す。メモリラインが第１のプロセ
ッサのキャッシュ内で「私有」として保持される時、こ
れは、第１のプロセッサがメモリラインを解放するまで
は他のプロセッサがそのメモリラインを使用できず、第
１のプロセッサがそのメモリラインの内容の変更を許可
されていることを意味する。メモリラインが第１のプロ
セッサのキャッシュ内で「共用」として保持される時、
これは、他のプロセッサがそのメモリラインを「私有」
として保持しようとしない限り、他のプロセッサがその
メモリラインを使用でき、そのメモリラインが「共用」
に保たれている間は、そのメモリラインの内容の修正が
許可されないことを意味する。

【００２８】あるプロセッサが、メモリ２２のメモリラ
インへのアクセスを所望する時には、そのメモリライン
に関する要求がメモリコントローラ２１に送られる。メ
モリコントローラ２１は、そのメモリラインのライン状
態情報を読み取って、要求されたメモリラインの現在の
状態を判定する。要求されたメモリラインのライン状態
情報ビットから、そのメモリラインが別のキャッシュで
「私有」として保持されていることが示される場合、メ
モリコントローラ２１は、そのメモリラインのリコール
を発行する。メモリラインがメモリコントローラ２１に
返される時に、メモリコントローラ２１は、要求元にメ
モリラインを供給し、メモリラインのライン状態情報を
更新し、必要であれば、メモリ２２内のメモリラインの
データを更新する。

【００２９】メモリコントローラ２１がメモリラインを
無効化するかメモリラインのリコールを要求するかし、
メモリコントローラ２１が、リコールまたは無効化に対
する応答を待っている間にそのメモリラインに関する追
加の要求を受け取った時には、メモリコントローラは、
図２に示された据置き読取り待ち行列（ＤＲＱ）に、そ
のメモリラインに関するリンクリストとして追加の要求
を待ち行列化する。ＤＲＱ内のすべてのＤＲＱ項目に、
リコール、無効化またはメモリからの読取りの処理中で
あるメモリラインに関する要求ならびに、同一のメモリ
ラインに関する前の要求の完了を待っている、リンクリ
ストに待ち行列化された要求が含まれる。

【００３０】図２に示された据置き読取り待ち行列に
は、連想記憶（ＣＡＭ）５０と、ランダムアクセスメモ
リ（ＲＡＭ）６０とが含まれる。図２に示されたＤＲＱ
の実施態様では、頭部および尾部の両方の情報とリンク
リスト実施態様のための単一の完全連想構造が使用され
る。

【００３１】ＤＲＱ内の各ＤＲＱ項目は、さまざまなフ
ィールドに分割される。ＣＡＭ５０内では、アドレスフ
ィールド５３を使用して、ＤＲＱ項目に関連するメモリ
２２内のメモリラインを示すアドレスを格納する。頭部
（Ｈ）フィールド５１には、アドレスフィールド５３に
格納されたアドレスのリンクリストの第１の項目がＤＲ
Ｑ項目に含まれるかどうかを示すビットが格納される。
尾部（Ｔ）フィールド５２には、アドレスフィールド５
３に格納されたアドレスのリンクリストの最後の項目が
ＤＲＱ項目に含まれるかどうかを示すビットが格納され
る。有効（Ｖ）フィールド５４には、ＤＲＱ項目に有効
な要求が含まれるかどうかを示すビットが含まれる。リ
ンクフィールド５５には、そのメモリラインのリンクリ
ストに前の項目がある場合に、その項目のＤＲＱインデ
ックスが格納される。リンクフィールドのビット数は、
ＤＲＱのサイズに応じて変化する。図２には、９つのＤ
ＲＱ項目（インデックス００１ないしインデックス００
９）だけが図示されている。ＤＲＱ項目の数は、計算シ
ステムの構成、メモリ２２のサイズおよび他の多数の異
なる要因に応じて大きく変化する可能性がある。

【００３２】ＲＡＭ６０内では、動作（ＯＰ）フィール
ド６１が、ＤＲＱ項目に格納された要求の符号を示す。
他フィールド６２には、ＤＲＱ項目に格納された要求を
完了するのに必要な他の情報が格納される。任意選択の
データフィールド６３は、ＤＲＱ項目に格納された要求
のためのメモリ読取りによって返されるデータを格納す
るのに使用できる。メモリラインのデータをキャッシュ
記憶することによって、ラインのリコールでデータが返
されない場合の待ち時間が大幅に改善される可能性があ
る。というのは、そのメモリラインが、前のオーナー
（owner）によって修正されていないからである。

【００３３】ＣＡＭ５０を探索する時に、探索されるフ
ィールドは、ＣＡＭ５０の比較器機構を使用する時にＣ
ＡＭ５０の他のフィールドを強制的に「無視（don't ca
re）」にすることによって制限できる。例えば、第１の
メモリラインに関する要求がＤＲＱ内にある場合、探索
は、尾部フィールド５２、アドレスフィールド５３およ
び有効フィールド５４を使用して実行できる。尾部フィ
ールド５２を探索するには、値「論理１」と、ＣＡＭ５
０内の各ＤＲＱ項目の尾部フィールド５２の内容との比
較を行う。アドレスフィールド５３を探索するには、第
１のメモリラインのアドレスと、ＣＡＭ５０内の各ＤＲ
Ｑ項目のアドレスフィールド５３の内容との比較を行
う。有効フィールド５４を探索するには、値「論理１」
と、ＣＡＭ５０内の各ＤＲＱ項目の有効フィールド５４
の内容との比較を行う。尾部フィールド５２、アドレス
フィールド５３および有効フィールド５４を使用するこ
のような探索は、新しい要求を受け取り、その要求をＤ
ＲＱに待ち行列化しなければならない時に行われる。一
致が見つからない場合、第１のメモリライン用の新規の
リンクリストを開始する。新規リンクリストの第１の項
目には、その要求を説明する情報が格納される。新しい
要求を受け取り、その要求をＤＲＱに待ち行列化しなけ
ればならない時に尾部フィールド５２、アドレスフィー
ルド５３および有効フィールド５４を使用する探索を実
行した後に、一致が見つかった場合には、その要求のた
めの新規のＤＲＱ項目を、既存のリンクリストの末尾に
リンクする。

【００３４】図３ないし図９は、表１に示された要求を
格納し、利用するための、図２に示されたＤＲＱの使用
を示す図である。メモリコントローラ２１が要求１を受
け取る時に、メモリコントローラ２１は、上で述べたよ
うに、尾部フィールド５２、アドレスフィールド５３お
よび有効フィールド５４を使用して、ＣＡＭ５０からメ
モリラインＡの有効な項目を探索する。一致するＤＲＱ
がない場合、メモリコントローラ２１は、メモリ２２内
のディレクトリを読み取って、例えば、計算システムの
プロセッサのうちの１つのキャッシュによってメモリラ
インＡが「私有」として保持されていることを発見す
る。その結果、メモリコントローラは、オーナーキャッ
シュにメモリラインＡのリコールを発行する。メモリコ
ントローラ２１は、ＤＲＱ内の空きＤＲＱ項目も見つ
け、図３に示されるように、その空きＤＲＱ項目に要求
１の情報を置く。本発明のいくつかの実施例では、メモ
リコントローラ２１が、メモリにアクセスする間にＤＲ
Ｑ内で要求を待ち行列化することもできる。

【００３５】

【表１】

【００３６】図３では、要求１のＤＲＱが、インデック
ス００１のＤＲＱ項目にある。頭部フィールド５１と尾
部フィールド５２にある値「１」は、この項目が、メモ
リラインＡのリンクリストの先頭であり、末尾でもある
ことを示す。頭部フィールド５１に「１」の値が含まれ
る時には、リンクフィールド５５の内容は通常は無視さ
れる。Ｖビットには、「１」（真）がセットされ、これ
が有効なＤＲＱ項目であることを示す。動作フィールド
６１と他フィールド６２には、要求１に関連する情報が
含まれる。要求１のＤＲＱ項目を書き込んだ後に、ＤＲ
Ｑの頭部ポインタを増分して、次の空きＤＲＱ項目を指
すようにする。この実施例では、ＤＲＱの頭部ポインタ
を増分して次の空きＤＲＱ項目を指すようにするが、本
発明の代替実施例では、異なる機構を使用して空きＤＲ
Ｑ項目を管理できる。

【００３７】図示の例では、メモリラインＡのリコール
を待っている間に、メモリコントローラ２１が、メモリ
ラインＡに関する要求２を受け取る。メモリコントロー
ラ２１は、アドレスフィールド５３、有効フィールド５
４および尾部フィールド５２を使用して、メモリライン
Ａの有効な項目のうちでリンクリストの末尾にあるもの
をＣＡＭ５０から探索する。メモリコントローラ２１
は、インデックス００１のＤＲＱ項目を見つける。メモ
リコントローラ２１は、インデックス００１のＤＲＱ項
目を変更し、その結果、インデックス００１のＤＲＱ項
目の尾部フィールド５２が「０」になるようにする。１
ビットだけが使用されるので、これは、特別なＣＡＭセ
ルを使用するＣＡＭ照合の副作用として行うことがで
き、したがって、これのために別のＣＡＭアクセスを行
う必要はない。メモリコントローラ２１は、ＤＲＱ内の
空きＤＲＱ項目も見つけ、図４に示されるように、その
空きＤＲＱ項目に要求２の情報を置く。図４では、イン
デックス００２のＤＲＱ項目が、要求１の後、要求２の
前に到着した別のメモリラインに関する別の要求の格納
に使用されたと仮定している。

【００３８】図４では、要求２のＤＲＱが、インデック
ス００３のＤＲＱ項目にある。尾部フィールド５２の値
「１」は、この項目がメモリラインＡのリンクリストの
末尾であることを示す。インデックス００３のＤＲＱ項
目のリンクフィールド５５には、メモリコントローラ２
１によって、メモリラインＡの前の項目（リンクリスト
の以前の末尾）のＤＲＱインデックスであるインデック
ス００１が置かれる。Ｖビットには「１」（真）がセッ
トされて、有効なＤＲＱ項目であることが示される。動
作フィールド６１と他フィールド６２には、要求２に関
連する情報が格納される。要求２のＤＲＱ項目を書き込
んだ後に、ＤＲＱの頭部ポインタを増分して、次の空き
ＤＲＱ項目を指すようにする。さらに、他の構造を使用
して、次の空きＤＲＱ項目を判定することができる。

【００３９】まだメモリラインＡのリコールを待ってい
る間に、メモリコントローラ２１は、要求３を受け取
る。メモリコントローラ２１は、アドレスフィールド５
３、有効フィールド５４および尾部フィールド５２を使
用して、メモリラインＡの有効な項目のうちでリンクリ
ストの末尾にあるものをＣＡＭ５０から探索する。メモ
リコントローラ２１は、インデックス００３のＤＲＱ項
目を見つける。メモリコントローラ２１は、インデック
ス００３のＤＲＱ項目の項目を変更し、その結果、イン
デックス００３のＤＲＱ項目の尾部フィールド５２が
「０」になるようにする。メモリコントローラ２１は、
ＤＲＱ内の空きＤＲＱ項目も見つけ、図５に示されるよ
うに、その空きＤＲＱ項目に要求３の情報を置く。図５
では、インデックス００４、００５および００６のＤＲ
Ｑ項目が、要求２の後、要求３の前に到着した他のメモ
リラインに関する他の要求の格納に使用されたと仮定し
ている。

【００４０】図５では、要求３のＤＲＱが、インデック
ス００７のＤＲＱ項目にある。尾部フィールド５２の値
「１」は、この項目がメモリラインＡのリンクリストの
末尾であることを示す。インデックス００７のＤＲＱ項
目のリンクフィールド５５には、メモリコントローラ２
１によって、メモリラインＡの前項目のＤＲＱインデッ
クスであるインデックス００３が置かれる。Ｖビットに
は「１」（真）がセットされて、有効なＤＲＱ項目であ
ることが示される。動作フィールド６１と他フィールド
６２には、要求３に関連する情報が格納される。要求３
のＤＲＱ項目を書き込んだ後に、ＤＲＱの頭部ポインタ
を増分して、次の空きＤＲＱ項目を指すようにする。

【００４１】やはり、まだメモリラインＡのリコールを
待っている間に、メモリコントローラ２１は、要求４を
受け取る。メモリコントローラ２１は、アドレスフィー
ルド５３、有効フィールド５４および尾部フィールド５
２を使用して、メモリラインＡの有効な項目のうちでリ
ンクリストの末尾にあるものをＣＡＭ５０から探索す
る。メモリコントローラ２１は、インデックス００７の
ＤＲＱ項目を見つける。メモリコントローラ２１は、イ
ンデックス００７のＤＲＱ項目の項目を変更し、その結
果、インデックス００７のＤＲＱ項目の尾部フィールド
５２が「０」になるようにする。メモリコントローラ２
１は、ＤＲＱ内の空きＤＲＱ項目も見つけ、図６に示さ
れるように、その空きＤＲＱ項目に要求４の情報を置
く。図６では、インデックス００８のＤＲＱ項目が、要
求３の後、要求４の前に到着した別のメモリラインに関
する別の要求の格納に使用されたと仮定している。

【００４２】図６では、要求４のＤＲＱが、インデック
ス００９のＤＲＱ項目にある。尾部フィールド５２の値
「１」は、この項目がメモリラインＡのリンクリストの
末尾であることを示す。インデックス００９のＤＲＱ項
目のリンクフィールド５５には、メモリコントローラ２
１によって、メモリラインＡの前項目のＤＲＱインデッ
クスであるインデックス００７が置かれる。Ｖビットに
は「１」（真）がセットされて、有効なＤＲＱ項目であ
ることが示される。動作フィールド６１と他フィールド
６２には、要求４に関連する情報が格納される。要求４
のＤＲＱ項目を書き込んだ後に、ＤＲＱの頭部ポインタ
を増分して、次の空きＤＲＱ項目を指すようにする。

【００４３】メモリコントローラが、メモリラインＡの
更新されたデータも含めて、メモリラインＡのオーナー
からの応答を受け取る時には、メモリコントローラ２１
は、アドレスＡを設定されたアドレスフィールド５３、
１（真）の値の頭部フィールド５１および１（真）の値
の有効フィールド５４を使用して、ＣＡＭ５０を探索す
る。この探索での他のフィールドは、「無視（don't ca
re）」である。この場合では、インデックス００１のＤ
ＲＱ項目が一致し、その内容が読み取られる。

【００４４】インデックス００１のＤＲＱ項目を見つけ
たメモリコントローラ２１は、動作フィールド６１と他
フィールド６２の情報を使用して、要求１を実行する。
また、メモリコントローラ２１は、要求１が実行された
ことを示すようにＤＲＱを更新する。

【００４５】具体的にいうと、図７からわかるように、
メモリコントローラ２１は、インデックス００１のＤＲ
Ｑ項目を無効化し、インデックス００１のＤＲＱ項目を
再利用の対象にする。インデックス００１のＤＲＱ項目
の場合、尾部フィールド５２が「０」に等しい（すなわ
ち、真ではなく、メモリラインＡに関して待ち行列化さ
れた要求が他にも存在することを示す）ので、ＤＲＱで
は、この項目のインデックス００１を使用して、リンク
リストの次のリンクを探索する。メモリコントローラ２
１は、リンクフィールド５５（００１がセットされてい
る）と有効フィールド５４（１がセットされている）を
使用して、リンクリストの次の項目をＣＡＭ５０から検
索する。メモリコントローラ２１は、インデックス００
３のＤＲＱ項目を見つける。メモリコントローラ２１
は、動作フィールド６１と他フィールド６２を読み取っ
て、要求の種類を判定する。この例では、メモリコント
ローラ２１は、要求２が「共用」読取りであることを発
見する。メモリラインＡは、要求１の結果として私有と
して与えられるので、要求２は、メモリラインＡのリコ
ールが終わるまでは実行できない。したがって、メモリ
コントローラは、メモリラインＡの新しいオーナーに、
メモリラインＡの新規のリコールを発行する。また、メ
モリコントローラ２１は、インデックス００３のＤＲＱ
項目の項目を変更し、その結果、インデックス００３の
ＤＲＱ項目の頭部フィールド５１が「１」になり、アド
レスフィールド５３がアドレスＡになるようにする。イ
ンデックス００３のＤＲＱ項目のリンクフィールド５５
は、現在はインデックス００３のＤＲＱ項目がメモリラ
インＡのリンクリストの先頭なので、「無視（don't ca
re）」になる。この結果を図７に示す。

【００４６】性能を最適化するために、メモリラインＡ
の更新されたデータを、インデックス００３のＤＲＱ項
目のデータフィールド６３に格納することができる。そ
の代わりに、メモリラインＡの更新されたデータを、メ
モリコントローラ２１内の局所バッファに取り込むか、
メモリ２２に戻すか、その両方を行うことができる。Ｄ
ＲＱ内にデータをキャッシュ記憶することの唯一の目的
は、メモリラインＡの新しいオーナーが、リコールの前
にメモリラインＡをキャストアウトするか、そのキャッ
シュ内にある間にメモリラインＡを修正しない場合に、
もう一度メモリ２２にアクセスしないようにすることで
ある。

【００４７】メモリコントローラが、メモリラインＡの
更新されたデータも含めて、メモリラインＡの新しいオ
ーナーからの応答を受け取る時には、メモリコントロー
ラ２１は、アドレスＡがセットされたアドレスフィール
ド５３、１（真）の値の頭部フィールド５１および１
（真）の値の有効フィールド５４を使って、もう一度Ｃ
ＡＭ５０を探索する。この探索での他のフィールドは、
「無視（don't care）」である。この場合では、インデ
ックス００３のＤＲＱ項目が一致し、その内容が読み取
られる。

【００４８】インデックス００３のＤＲＱ項目を見つけ
たメモリコントローラ２１は、動作フィールド６１と他
フィールド６２の情報を使用して、要求２を実行する。
また、メモリコントローラ２１は、要求２が実行された
ことを示すようにＤＲＱを更新する。

【００４９】具体的にいうと、図８からわかるように、
メモリコントローラ２１は、インデックス００３のＤＲ
Ｑ項目を無効化し、インデックス００３のＤＲＱ項目を
再利用の対象にする。インデックス００３のＤＲＱ項目
の場合、尾部フィールド５２が「０」に等しい（すなわ
ち、真ではない）ので、ＤＲＱでは、リンクリストの次
のリンクを探索する。メモリコントローラ２１は、リン
クフィールド５５（００３がセットされている）と有効
フィールド５４（１がセットされている）を使用して、
リンクリストの次の項目をＣＡＭ５０から検索する。メ
モリコントローラ２１は、インデックス００７のＤＲＱ
項目を見つける。要求３の実行には、メモリラインＡの
リコールは不要なので、メモリコントローラ２１がイン
デックス００７のＤＲＱ項目の頭部フィールド５１に
「１」（真）をセットする必要はない。その代わりに、
インデックス００７のＤＲＱ項目の頭部フィールド５１
は、無変更のままにされる。この結果を、図８に示す。

【００５０】メモリコントローラ２１は、動作フィール
ド６１と他フィールド６２を読み取って、要求の種類を
判定する。この例では、メモリコントローラ２１は、要
求３が、メモリラインＡのリコールなしで実行できる
「共用」読取りであることを発見する。したがって、メ
モリコントローラは、動作フィールド６１と他フィール
ド６２の情報を使用して、要求３を実行する。要求３
は、直ちに実行できるので、メモリコントローラ２１
は、ＤＲＱを更新して、要求３が実行されたことを示
す。

【００５１】具体的にいうと、図９からわかるように、
メモリコントローラ２１は、インデックス００７のＤＲ
Ｑ項目を無効化し、インデックス００７のＤＲＱ項目を
再利用の対象にする。インデックス００７のＤＲＱ項目
の場合、尾部フィールド５２が「０」に等しい（すなわ
ち、真ではない）ので、ＤＲＱでは、リンクリストの次
のリンクを探索する。メモリコントローラ２１は、リン
クフィールド５５（００７がセットされている）と有効
フィールド５４（１がセットされている）を使用して、
リンクリストの次の項目をＣＡＭ５０から検索する。メ
モリコントローラ２１は、インデックス００９のＤＲＱ
項目を見つける。

【００５２】メモリコントローラ２１は、動作フィール
ド６１と他フィールド６２を読み取って、要求の種類を
判定する。この例では、メモリコントローラ２１は、要
求４が、メモリラインＡのリコールなしで実行できる
「共用」読取りであることを発見する。その結果、メモ
リコントローラ２１は、インデックス００９のＤＲＱ項
目の頭部フィールド５１を無変更のままにすることがで
きる。この結果を、図９に示す。

【００５３】メモリコントローラ２１は、動作フィール
ド６１と他フィールド６２の情報を使用して、要求４を
実行する。また、メモリコントローラ２１は、ＤＲＱを
更新して、要求４が実行されたことを示す。

【００５４】具体的にいうと、図１０からわかるよう
に、メモリコントローラ２１は、インデックス００９の
ＤＲＱ項目を無効化し、インデックス００９のＤＲＱ項
目を再利用の対象にする。インデックス００９のＤＲＱ
項目の場合、尾部フィールド５２が「１」に等しい（す
なわち、真である）ので、ＤＲＱでは、リンクリストの
次のリンクを探索しない。メモリコントローラ２１は、
メモリ２２内のメモリラインＡのライン状態情報に、
「共用」のマークを付ける。

【００５５】図１１に、２つの連想待ち行列を使用して
ＤＲＱが実施される、本発明の代替実施例を示す。この
実施例は、性能上の理由から、リンクリスト実施態様の
連想待ち行列の１つに複数のポートが必要な時に好まし
い。この場合、ポートの数は、通常は、２つの連想待ち
行列を使用することによって、リストのリンク部分から
リストの頭部項目を分離することによって減らすことが
できる。

【００５６】図１１に示された据置き読取り待ち行列
（ＤＲＱ）は、２つの連想待ち行列を有する。第１の待
ち行列には、連想記憶（ＣＡＭ）８０とランダムアクセ
スメモリ（ＲＡＭ）９０が含まれる。第２の待ち行列に
は、ＣＡＭ１００とＲＡＭ１１０が含まれる。これら２
つの待ち行列のＤＲＱ項目のすべてに、リコールまたは
無効化の処理中であるか、メモリからの読取りの処理中
であるメモリラインに関する要求ならびに、同一のライ
ンに関する要求の背後でリンクリストに待ち行列化され
た要求が格納される。ＣＡＭ８０とＲＡＭ９０は、各リ
ンクリストの頭部が格納される頭部待ち行列（ＨＱ）を
形成する。ＣＡＭ１００とＲＡＭ１１０は、各リンクリ
ストの追加項目が格納されるリンク待ち行列（ＬＱ）を
形成する。

【００５７】ＣＡＭ８０内では、アドレスフィールド８
２が、ＤＲＱ項目に関連するメモリ２２内のメモリライ
ンを表すアドレスの格納に使用される。有効（Ｖ）フィ
ールド８１は、ＤＲＱ項目に有効な要求が含まれるかど
うかを示すビットからなる。

【００５８】ＲＡＭ９０内では、動作（ＯＰ）フィール
ド９１が、ＤＲＱ項目に格納された要求の符号を示す。
他フィールド９２には、ＤＲＱ項目に格納された要求を
完了するのに必要な、他の情報が格納される。最終
（Ｌ）フィールド９３（前のＤＲＱ実施例の尾部フィー
ルド５２と同等）には、アドレスフィールド８２に格納
されたアドレスのリンクリストの最終項目がそのＤＲＱ
項目に含まれるかどうかを示すビットが格納される。尾
部フィールド９４は、その項目のリンクリストの最終項
目のインデックスを示す。

【００５９】任意選択のデータフィールド９５は、ＤＲ
Ｑ項目に格納された要求のメモリラインのデータを格納
するのに使用できる。データフィールド９５は、実施さ
れるとしても、ＬＱのためには必要ない。というのは、
ＨＱが、メモリからのデータを含む、あるアドレスのリ
ンクリストの最初の項目が格納される待ち行列だからで
ある。リンクの横断に割り込む必要がある場合（例え
ば、メモリラインが「私有」としてプロセッサに与えら
れ、リコールの必要があるので）、そのデータを待って
いる要求は、局所データレジスタ（すなわち、リンクリ
ストの横断を高速化するために、完了直後または完了直
前の前の頭部項目からデータを取得するレジスタ）から
のデータを含めて、ＨＱにコピーされる。

【００６０】ＣＡＭ１００内では、有効（Ｖ）フィール
ド１０１は、ＤＲＱ項目に有効な要求が含まれるかどう
かを示すビットからなる。リンクフィールド１０３に
は、メモリラインの前項目のＤＲＱインデックスが格納
される。リンクフィールドのビット数は、ＤＲＱのサイ
ズ（ＨＱとＬＱの大きいほうのサイズ）に応じて変化す
る。頭部／リンク（Ｈ／Ｌ）フィールド１０２は、論理
的にはリンクフィールド１０３の一部である。偽（論理
０）のＨ／Ｌフィールド１０２は、リンクフィールド１
０３がＨＱインデックスを表すことを示す。真のＨ／Ｌ
フィールド１０２は、リンクフィールド１０３がＬＱイ
ンデックスを表すことを示す。

【００６１】ＲＡＭ１１０内では、動作（ＯＰ）フィー
ルド１１１が、ＤＲＱ項目に格納された要求の符号を示
す。他フィールド１１２には、ＤＲＱ項目に格納された
要求を完了するのに必要な、他の情報が格納される。

【００６２】ＤＲＱ内の項目が、あるメモリラインのた
めに作成され、ＨＱ内にそのメモリラインのアドレスに
一致する項目がない時には、ＨＱ内で、ＨＱの次の空き
項目の位置に、そのアドレスのための項目が作成され
る。この項目は、Ｖフィールド８１のＶビットを立てら
れ、アドレスフィールドは、待ち行列化されるメモリラ
インのアドレスになる。ＲＡＭ９０は、データが使用可
能になった時に要求を完了するのに必要な情報を、動作
フィールド９１と他フィールド９２に有する。さらに、
Ｌフィールド９３の最終ビットを立てて、ＬＱにあふれ
るリンクリストがないことを示す。尾部フィールド９４
の値は、他の項目へのリンクがないので「無視（Don't
Care）」である。

【００６３】同一のメモリラインに関するもう１つの要
求を受け取る際に、メモリコントローラ２１は、メモリ
ラインのアドレスを使ってＨＱを探索し、前にＨＱに置
かれた一致するアドレスを見つける。その結果、メモリ
コントローラ２１は、新しい要求をＬＱに待ち行列化
し、現在の「尾部」項目にリンクする。これは、次の空
きＬＱ項目を使用することによって行われる。リンクフ
ィールド１０３には、前の「尾部」項目のインデックス
が置かれる。Ｖフィールド１０１の値のビットを立て
る。一致するＨＱ項目のＬビットが立っているので、Ｈ
／Ｌフィールド１０２の値は、立てないものとして書き
込まれ（リンクフィールド１０３のリンクがＨＱインデ
ックスであることを示す）、一致するＨＱ項目のインデ
ックスが、リンクフィールド１０３に書き込まれる値に
なる。

【００６４】メモリラインのＨＱ項目も、更新する必要
がある。ＲＡＭ９０では、Ｌフィールド９３のビットを
寝かせて、メモリラインの項目がＬＱにあふれているこ
とを示す。さらに、尾部フィールド９４の値を更新し
て、メモリラインのリンクリストの最後のＬＱ項目のイ
ンデックスを含める。この場合、尾部フィールド９４の
値は、次の空きＬＱ項目であった、書き込まれたばかり
のＬＱ項目のインデックスである。

【００６５】また、ＲＡＭ１１０は、データが使用可能
になった時に要求を完了するのに必要なすべての情報を
用いて更新される。同一のラインに関するもう１つの要
求を受け取り、一致するＨＱ項目のＬフィールド９３の
ビットが立っていない場合には、この項目は、現在ＬＱ
の尾部インデックスにある項目の後ろの最終項目とし
て、リンクリストで待ち行列化しなければならない。こ
れは、この実施例では、次の空きＬＱ項目で、リンクフ
ィールドに尾部インデックスを書き込み、Ｖを立て、Ｈ
／Ｌを立てる（そのリンクがＬＱインデックスであるこ
とを意味する）ことによって行われる。一致するＨＱ項
目のＲＡＭも、更新の必要があり、Ｌフィールド９３の
ビットは寝かせたままで、尾部フィールドにそのアドレ
スのリンクリストの最後のＬＱ項目のインデックス、こ
の例では書き込んだばかりのＬＱ項目のインデックスを
書き込む。そのＬＱ項目のＲＡＭ部分では、データが使
用可能になった時に要求を完了するのに必要なすべての
情報を用いて、動作フィールド９１と他フィールド９２
が更新される。

【００６６】ＨＱ連想待ち行列とＬＱ連想待ち行列を使
用するＤＲＱの動作は、上で説明した１つの連想待ち行
列だけを用いるＤＲＱの動作にかなり類似している。重
要な相違は、Ｈ／Ｌビットの追加と、１つではなく２つ
の待ち行列を操作するという事実だけである。また、リ
ストの最終項目を検出するのに使用される機構も、ＲＡ
Ｍ９０に配置された尾部フィールド９４とＬフィールド
９３を使用するので、多少異なる。しかし、ＤＲＱの単
一連想待ち行列と二重連想待ち行列の実施例の両方で、
現在のインデックスをリンクとして使用する連想検索を
介してリンクリストを横断するという提案の機構が使用
される。

【００６７】例えばリコール応答を受け取った時など、
ある項目を待ち行列から解除するには、メモリラインの
返されたアドレスを使用して、ＨＱのＣＡＭ８０を検索
する。返されたアドレスに一致するアドレスをアドレス
フィールド８２に有するＤＲＱ項目がアクセスされる。
動作フィールド９１と他フィールド９２のその項目の情
報を使用して、要求を完了する。メモリラインのこの項
目は、無効化される。

【００６８】一致するＨＱ項目のＬフィールド９３のビ
ットが立っている場合、これは、そのメモリラインのリ
ンクリストに他の項目がないことを示す。しかし、Ｌフ
ィールド９３のビットが寝ている場合、これは、ＬＱ内
にそのメモリラインの追加項目があることを示す。その
メモリラインのリンクリストの次の項目は、そのメモリ
ラインの一致したＨＱインデックスを用い、Ｖフィール
ド１０１に対応するビットを立て、Ｈ／Ｌフィールド１
０２に対応するビットを寝かせてＬＱのＣＡＭ１００を
探索することによってアクセスされる。Ｈ／Ｌフィール
ド１０２のビットは、リンクフィールド１０３の探索に
使用されるインデックスがＨＱインデックスであること
を示すために寝かされる。

【００６９】この例の次のステップは、ＨＱ内のメモリ
ラインに関する完了したばかりの要求の性質に応じて変
化する。前の要求で、メモリラインが「共用」のままに
され、次の要求で、「私有」としてのメモリラインを必
要としない場合、次の要求は、リンク横断の高速化専用
の局所レジスタを使用して、即座に実行できる。この時
点で、尾部フィールド９４の値と、一致するＬＱ項目の
インデックスが等しい場合、これがそのメモリラインに
関するリンクリスト横断の終りである。尾部フィールド
９４の値が、一致するＬＱ項目のインデックスと等しく
ない場合、リンクリスト内のメモリラインの次の項目
は、一致するＬＱインデックスを用い、Ｖフィールド１
０１のビットを立て、Ｈ／Ｌフィールド１０２のビット
を立て（ＬＱインデックスであることを示す）、ＬＱの
ＣＡＭ１００を探索することによって見つかる。

【００７０】メモリラインが、ＬＱ内の最初の要求の結
果としてまだ「共用」である場合、新しい要求は、前と
同様に局所レジスタから実行できる。しかし、メモリラ
インが「私有」になる場合、そのメモリラインがリコー
ルされ、ＬＱから取り出したメモリラインの最後の項目
が、新しい応答を待っているリンクリストの先頭とし
て、ＨＱ（次の空きＨＱ位置）に書き込まれる。これが
そのアドレスのリンクリストの最後の項目であった（イ
ンデックスが、対応するＨＱ項目の尾部フィールド９４
の値と等しかった）場合、そのアドレスの新しいＨＱ項
目のＬフィールド９３のビットを立て、尾部フィールド
９４の値を「無視（don't care）」にする。そのメモリ
ラインのリンクリストの最終項目ではない場合には、Ｌ
フィールド９３のビットを寝かし、尾部フィールド９４
の値は、そのメモリラインの前のＨＱ項目と同一のまま
にする。ここでは、そのメモリラインに関する新しい要
求を受け取っていないと仮定している。ＬＱに格納され
たそのメモリラインの次の要求は、そのメモリラインの
最後の一致するＬＱインデックスを用い、Ｖフィールド
１０１のビットを立て、Ｈ／Ｌフィールド１０２のビッ
トを立て（これがＬＱインデックスであることを示
す）、ＬＱのＣＡＭ１００を探索することによって見つ
かる。この探索によって見つかった項目を、ＨＱ内のメ
モリラインの新しい項目のインデックスをリンクフィー
ルド１０３に置くことによって更新する。Ｈ／Ｌフィー
ルド１０２のビットを寝かせる。

【００７１】図２および図１１に示されたＤＲＱの実施
例を使用して本発明を説明してきたが、本発明の原理
は、リンクリストを使用するすべてのシステムに拡張で
きる。

【００７２】図１２と図１３は、従来技術によるリンク
リストと、本発明の好ましい実施例によるリンクリスト
との間の本質的な相違を示す図である。

【００７３】図１２は、従来技術によるリンクリストを
示す図である。リンクリスト項目１２１には、リンク１
３１が含まれる。リンク１３１は、次のリンクリスト項
目１２２を識別するインデックスまたはアドレスであ
る。リンクリスト項目１２２には、リンク１３２が含ま
れる。リンク１３２は、次のリンクリスト項目１２３を
識別するインデックスまたはアドレスである。リンクリ
スト項目１２３には、リンク１３３が含まれる。リンク
１３３は、次のリンクリスト項目１２４を識別するイン
デックスまたはアドレスである。リンクリスト項目１２
４には、リンク１３４が含まれる。リンク１３４は、次
のリンクリスト項目を識別するインデックスまたはアド
レスである。以下同様である。

【００７４】横断の方向１３０でリンクリストを横断す
る時には、現在の項目のリンクを使用して、次の項目に
アクセスする。したがって、リンク１３１は、リンクリ
スト項目１２２のアクセスに使用される。リンク１３２
は、リンクリスト項目１２３のアクセスに使用される。
リンク１３３は、リンクリスト項目１２４のアクセスに
使用される。以下同様である。実装の観点から見ると、
これは、リスト内で新規の項目を作成する時に、前の末
尾項目を変更しなければならない（前の末尾項目のリン
クフィールドが既知になるのはこの時だけである）こと
を意味する。

【００７５】図１３は、本発明によるリンクリストを示
す図である。図１３に示されたリンクリストでは、項目
を突き止めるのに連想探索が使用されるが、図１２のリ
ンクリストでは、メモリ様のアドレッシングが使用され
る。

【００７６】図１３では、リンクリスト項目１４１が、
リンクリストの先頭である。リンクリスト項目１４１は
リンクリストの先頭であるから、リンク１５１に保持さ
れる値は、「無視（don't care）」である。次のリンク
リスト項目１４２には、リンク１５２が含まれる。リン
ク１５２は、前のリンクリスト項目１４１を指すインデ
ックスまたはアドレスである。次のリンクリスト項目１
４３には、リンク１５３が含まれる。リンク１５３は、
前のリンクリスト項目１４２を指すインデックスまたは
アドレスである。次のリンクリスト項目１４４には、リ
ンク１５４が含まれる。リンク１５４は、前のリンクリ
スト項目１４４を指すインデックスまたはアドレスであ
る。以下同様である。

【００７７】横断の方向１５０でリンクリストを横断す
る時には、次の項目にアクセスするために、現在の項目
のインデックスに対する探索を行う。現在の項目のイン
デックスは、次の項目のリンクに格納されるので、この
探索は成功する。したがって、リンクリスト項目１４１
からは、リンク１５２に格納されたリンクリスト項目１
４１のインデックスを使用して、リンクリスト項目１４
２にアクセスする。リンクリスト項目１４２からは、リ
ンク１５３に格納されたリンクリスト項目１４２のイン
デックスを使って、リンクリスト項目１４３にアクセス
する。リンクリスト項目１４３からは、リンク１５４に
格納されたリンクリスト項目１４３のインデックスを使
って、リンクリスト項目１４４にアクセスする。以下同
様である。次の項目の中からの現在の項目のインデック
スを使って次の項目を効率的に突き止めることができる
のは、上で示したように、リンクリスト項目の適当なフ
ィールドが連想記憶（ＣＡＭ）に格納されているからで
ある。これによって、直接探索ではなく連想探索の実行
が可能になる。この実施例では、リンクリストに追加項
目を追加する時に、末尾（最終）ビットをリセットする
ことだけが必要なので、リスト内の前の末尾項目を修正
する必要はない。末尾（最終）ビットのリセットは、こ
のビット用の特殊なセルを使用するＣＡＭ探索の副作用
として実行できる。その結果、ハードウェアでリンクリ
ストを実装するブロックに必要な帯域幅が大幅に節約さ
れる。

【００７８】ここまでの議論で、本発明の方法および実
施態様の例を開示し、説明した。当業者に理解されると
おり、本発明は、その趣旨または本質的な特性から逸脱
することなく、他の具体的な形態で実施できる。したが
って、本発明の開示は、本発明の範囲の制限ではなく例
示を目的とするものであり、本発明の範囲は、請求項に
よって示される。

【００７９】以下に本発明の実施の形態を要約する。１．リンクリスト（１４１〜１４４）内の第１の項目
（１４１）にアクセスし、前記リンクリスト（１４１〜
１４４）内の第２の項目（１４２）にアクセスし、前記
第２の項目（１４２）の少なくとも一部を含む連想記憶
（５０）から前記リンクリスト（１４１〜１４４）内の
前記第１の項目（１４１）への参照（１５２）を探索す
る計算システムにおいて、前記リンクリスト（１４１〜
１４４）を横断するためのリンクリスト形成方法。

【００８０】２．前記第２の項目（１４２）の少なく
とも一部を含む前記連想記憶（５０）から前記リンクリ
スト（１４１〜１４４）内の前記第１の項目（１４１）
への前記参照（１５２）を探索する前記ステップが、探
索される項目が有効であるかどうかの有効性ビット（５
４）表示に対する探索を含む上記１に記載のリンクリス
ト形成方法。

【００８１】３．前記第２の項目（１４２）の少なくと
も一部を含む前記連想記憶（５０）から前記リンクリス
ト（１４１〜１４４）内の前記第１の項目（１４１）へ
の前記参照（１５２）を探索する前記ステップでの前記
第１の項目（１４１）への前記参照（１５２）が、前記
連想記憶（５０）内の前記第１の項目のインデックスで
ある上記１または２に記載のリンクリスト形成方法。

【００８２】４．リンクリスト（１４１〜１４４）内
の第１の項目（１４１）と、前記リンクリスト（１４１
〜１４４）内の追加項目とを含み、前記追加項目のそれ
ぞれが、前記リンクリスト（１４１〜１４４）内の前の
項目へのリンク参照（５５、１５１〜１５４）を含み、
各前記追加項目の前記リンク参照（５５、１５１〜１５
４）のすべてが、連想記憶（５０、１００）に格納さ
れ、これによって、次の追加項目内の前項目への前記リ
ンク参照（５５、１５１〜１５４）を使用する連想探索
を実行することによって次の追加項目へのアクセスが可
能になる計算システムにおけるリンクリスト（１４１〜
１４４）構造。

【００８３】５．前記連想記憶（５０、１００）に関
連する追加項目が有効であるかどうかを示す有効性ビッ
ト（５４、１０１）が追加項目ごとに格納される上記４
に記載のリンクリスト構造。

【００８４】６．前記第１の項目（１４１）の場合に
真、前記追加項目のそれぞれの場合に偽になる値を含む
頭部フィールド（５１）と、前記リンクリスト（１４１
〜１４４）の最後の項目の場合に真になる値を含む尾部
フィールド（５２）と、メモリラインのアドレスを含む
アドレスフィールド（５３）と、関連する追加項目が有
効であるかどうかを示す有効性ビット（５４）とが、第
１の項目（１４１）および前記追加項目のそれぞれにつ
いて、連想記憶（５０）に格納される上記４または５に
記載のリンクリスト構造。

【００８５】７．メモリラインのアドレスを含むアド
レスフィールド（８２）と、関連する追加項目が有効で
あるかどうかを示す有効性ビット（８１）とが、前記第
１の項目（１４１）に関して頭部待ち行列連想記憶（８
０）に記憶され、前記頭部待ち行列連想記憶（８０）が
前記連想記憶（１００）に追加される上記４または５に
記載のリンクリスト構造。

【００８６】８．前記第１の項目（１４１）の追加情
報がランダムアクセスメモリ（９０）に格納され、追加
情報が、メモリラインに対して実行される動作と、前記
第１の項目（１４１）が前記リンクリスト（１４１〜１
４４）内の最後の項目である時に真になる値を含む最終
フィールド（９３）と、有効である時に前記リンクリス
ト（１４１〜１４４）内の前記最後の項目のインデック
スを含む尾部フィールド（９４）とを含む上記７に記載
のリンクリスト構造。

【００８７】９．前記追加情報が有効である時に前記
メモリラインの現在のデータを記憶するデータフィール
ド（９５）をさらに含む上記８に記載のリンクリスト構
造。

【００８８】１０．前記リンク参照（５５、１５１〜
１５４）によって参照される前記前の項目が前記連想記
憶（１００）内にあるか、前記頭部待ち行列連想記憶
（８０）内にあるかを示す値を含む頭部／リンクフィー
ルド（１０２）が、前記追加項目のそれぞれについて前
記連想記憶（１００）に格納される上記８に記載のリン
クリスト構造。

【００８９】

【発明の効果】上述のように、本発明のリンクリスト形
成方法によれば、リンクリスト項目の適当なフィールド
が連想記憶（ＣＡＭ）に格納されることによって連想探
索が実現可能となる。よって、リンクリストの現在の項
目から次の項目を効率的に探索することができる。ま
た、本実施例では、リンクリストに追加項目を追加する
時に、末尾（最終）ビットをリセットすることだけが必
要なので、リスト内の前の末尾項目を修正する必要はな
いため、ハードウェアでリンクリストを実装するブロッ
クに必要な帯域幅が大幅に節約される。

【図面の簡単な説明】

【図１】本発明の好ましい実施例による計算システムの
さまざまな実体の相互接続を示す図である。

【図２】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するためにメモリコント
ローラ内で使用される据置き読取り待ち行列を示す図で
ある。

【図３】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図４】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図５】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図６】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図７】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図８】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図９】本発明の好ましい実施例による、即座に満足で
きないメモリライン要求を保持するための据置き読取り
待ち行列の使用を示すため、図２に示した据置き読取り
待ち行列内の内容を示す図である。

【図１０】本発明の好ましい実施例による、即座に満足
できないメモリライン要求を保持するための据置き読取
り待ち行列の使用を示すため、図２に示した据置き読取
り待ち行列内の内容を示す図である。

【図１１】本発明の好ましい代替実施例による、即座に
満足できないメモリライン要求を保持するためにメモリ
コントローラ内で使用される据置き読取り待ち行列を示
す図である。

【図１２】従来技術による単純化されたリンクリストを
示す図である。

【図１３】本発明の好ましい実施例に従って構成され
た、単純化されたリンクリストを示す図である。

【符号の説明】

１０相互接続１１、１２、１３、１４バス２１、４６メモリコントローラ２２、４５メモリ２３、２４、３１、３２、４１、４２、４７プロセッ
サ２５、４９据置き読取り待ち行列（ＤＲＱ）２６、２７、３３、３４、４３、４４、４８キャッシ
ュ５０、８０連想記憶（ＣＡＭ）５１頭部（Ｈ）フィールド５２、９４尾部（Ｔ）フィールド５３、８２アドレスフィールド５４、８１、１０１有効（Ｖ）フィールド５５、１０３リンクフィールド６０、９０、１１０ランダムアクセスメモリ（ＲＡ
Ｍ）６１、９１、１１１動作（ＯＰ）フィールド６２、９２、１１２他フィールド６３、９５データフィールド９３最終（Ｌ）フィールド１００連想記憶（ＣＡＭ）１０２頭部／リンク（Ｈ／Ｌ）フィールド１２１〜１２４、１４１〜１４４リンクリスト項目１３１〜１３４、１５１〜１５４リンク

Claims

【特許請求の範囲】

【請求項１】リンクリスト（１４１〜１４４）内の第
１の項目（１４１）にアクセスし、前記リンクリスト（１４１〜１４４）内の第２の項目
（１４２）にアクセスし、前記第２の項目（１４２）の
少なくとも一部を含む連想記憶（５０）から、前記リン
クリスト（１４１〜１４４）内の前記第１の項目（１４
１）への参照（１５２）を探索する計算システムにおい
て、リンクリストを横断するためのリンクリスト形成方法。