JPH0758720B2 - 電子素子の固着方法 - Google Patents
電子素子の固着方法Info
- Publication number
- JPH0758720B2 JPH0758720B2 JP1065672A JP6567289A JPH0758720B2 JP H0758720 B2 JPH0758720 B2 JP H0758720B2 JP 1065672 A JP1065672 A JP 1065672A JP 6567289 A JP6567289 A JP 6567289A JP H0758720 B2 JPH0758720 B2 JP H0758720B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- semiconductor element
- electronic element
- period
- flux
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83051—Forming additional members, e.g. dam structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Die Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トランジスタ、ダイオード、IC等の電子素子
を支持体に対してろう材を介して固着する方法に関し、
更に詳しくは、電子素子と支持体との間に介在するろう
材層の熱抵抗を減少させることができる電子素子の固着
方法に関するものである。
を支持体に対してろう材を介して固着する方法に関し、
更に詳しくは、電子素子と支持体との間に介在するろう
材層の熱抵抗を減少させることができる電子素子の固着
方法に関するものである。
電力用半導体装置の多くは、半導体素子（半導体チツ
プ）が放熱板を兼ねる支持板に半田を介して固着された
構造となつている。半導体素子の支持板への固着は、一
般にリフロー法と称される固着方法あるいはダイボンデ
イング法と称される固着方法で行われる。以下、この２
つの固着方法について簡単に説明する。リフロー法で
は、まず、支持板の半導体素子を固着すべき部分、即ち
被固着部にペースト半田（粘着性を有するクリーム状の
半田）を所定の厚みで供給する。ペースト半田の供給は
スクリーン印刷によつて行われることが多い。次に、こ
のペースト半田の上に固着すべき半導体素子を載置す
る。載置された半導体素子は、ペースト半田の粘着力に
よつて支持板に仮固着される。次に、この支持板を加熱
炉等で加熱して、支持板上のペースト半田を溶融させる
（以下、この工程を単にリフローと言う）。リフロー後
に半田を冷却すれば、半導体素子は固化した半田を介し
て支持板に固着される。一方、ダイボンデイング法で
は、まず、支持板の被固着面に固形化した板状の半田を
供給する。支持板を半田の溶融温度以上に加熱しておく
ことにより、支持板に供給された板状の半田はこれによ
り溶融する。次に、この半田を若干覚拌してから、半田
の上に半導体素子を載置し、支持板上で半田を介して擦
動させる。その後、支持板の温度を下げて半田を固化し
て半導体素子を支持板に固着する。
プ）が放熱板を兼ねる支持板に半田を介して固着された
構造となつている。半導体素子の支持板への固着は、一
般にリフロー法と称される固着方法あるいはダイボンデ
イング法と称される固着方法で行われる。以下、この２
つの固着方法について簡単に説明する。リフロー法で
は、まず、支持板の半導体素子を固着すべき部分、即ち
被固着部にペースト半田（粘着性を有するクリーム状の
半田）を所定の厚みで供給する。ペースト半田の供給は
スクリーン印刷によつて行われることが多い。次に、こ
のペースト半田の上に固着すべき半導体素子を載置す
る。載置された半導体素子は、ペースト半田の粘着力に
よつて支持板に仮固着される。次に、この支持板を加熱
炉等で加熱して、支持板上のペースト半田を溶融させる
（以下、この工程を単にリフローと言う）。リフロー後
に半田を冷却すれば、半導体素子は固化した半田を介し
て支持板に固着される。一方、ダイボンデイング法で
は、まず、支持板の被固着面に固形化した板状の半田を
供給する。支持板を半田の溶融温度以上に加熱しておく
ことにより、支持板に供給された板状の半田はこれによ
り溶融する。次に、この半田を若干覚拌してから、半田
の上に半導体素子を載置し、支持板上で半田を介して擦
動させる。その後、支持板の温度を下げて半田を固化し
て半導体素子を支持板に固着する。
周知のとおり、電力用半導体装置では、放熱性の向上が
大きな課題となつている。このため、半導体素子と支持
板の間に介在する半田層の熱抵抗は極力小さくする必要
がある。上記のダイボンデイング法によれば、半導体素
子と支持板の間に介在する半田層の厚みを比較的薄くで
き、半田層中に含まれる気泡も比較的少なくできるた
め、半田層の熱抵抗を小さくすることが可能である。し
かしながら、ダイボンデイング法では、半導体素子を個
別に支持板に擦りつけて固着するために、生産性向上の
点で問題があつた。これに比べて、リフロー法は生産性
が良い。しかしながら、リフロー法では、半田層を薄く
形成することが困難であり、半田層中に含まれる気泡も
多くなる。このため、半田層の熱抵抗を十分に小さくで
きなかつた。そこで、リフローの際に、半導体素子の上
に錘を載置して、半田層を薄く形成する試みがなされ
た。この方法によれば、半田層が半導体素子を介して押
圧されるため、半田層を薄く形成することができる。し
かしながら、薄く形成された半田層中に多くの気泡が残
存するため、熱抵抗を十分に小さくすることは困難であ
つた。
大きな課題となつている。このため、半導体素子と支持
板の間に介在する半田層の熱抵抗は極力小さくする必要
がある。上記のダイボンデイング法によれば、半導体素
子と支持板の間に介在する半田層の厚みを比較的薄くで
き、半田層中に含まれる気泡も比較的少なくできるた
め、半田層の熱抵抗を小さくすることが可能である。し
かしながら、ダイボンデイング法では、半導体素子を個
別に支持板に擦りつけて固着するために、生産性向上の
点で問題があつた。これに比べて、リフロー法は生産性
が良い。しかしながら、リフロー法では、半田層を薄く
形成することが困難であり、半田層中に含まれる気泡も
多くなる。このため、半田層の熱抵抗を十分に小さくで
きなかつた。そこで、リフローの際に、半導体素子の上
に錘を載置して、半田層を薄く形成する試みがなされ
た。この方法によれば、半田層が半導体素子を介して押
圧されるため、半田層を薄く形成することができる。し
かしながら、薄く形成された半田層中に多くの気泡が残
存するため、熱抵抗を十分に小さくすることは困難であ
つた。
そこで、本発明は、上記の問題を解決し、リフロー法に
基づく固着方法において、電子素子と支持板の間に介在
するろう材の熱抵抗を十分に小さくすることができる電
子素子の固着方法を提供することを目的とする。
基づく固着方法において、電子素子と支持板の間に介在
するろう材の熱抵抗を十分に小さくすることができる電
子素子の固着方法を提供することを目的とする。
上記目的を達成するための本発明は、支持体の所定箇所
にフラックスを含有するろう材を供給する第１の工程
と、前記ろう材の上に電子素子を載置する第２の工程
と、前記ろう材を前記フラックスの活性化温度以上に加
熱する第３の工程と、前記フラックスの活性化温度以上
の前記ろう材の加熱を所定時間行った後の第１の期間に
前記フラックスの活性化温度以上の加熱を継続しつつ前
記電子素子に対して前記支持体に押し付ける方向の押圧
力を加えて前記電子素子と前記支持体の間に介在する前
記ろう材の厚みを第１の層厚にする第４の工程と、前記
第１の期間よりも後の第２の期間に、前記ろう材に対す
る前記フラックスの活性化温度以上の加熱を継続しつつ
前記電子素子に対する押圧を解除するか、又は前記押圧
力を弱めるか、又は前記押圧力とは反対の方向の引張り
力を前記電子素子に加えて前記電子素子と前記支持体の
間に介在する前記ろう材の厚みを前記第１の層厚よりも
大きい第２の層厚とする第５の工程と、前記第２の期間
よりも後の第３の期間に、前記ろう材に対する前記フラ
ックスの活性化温度以上の加熱を継続しつつ前記第５の
工程で押圧を解除した場合あるいは引張り力を加えた場
合は押圧力を加え、前記第５の工程で押圧力を弱めた場
合はそれよりも大きい押圧力を加えて、前記電子素子と
前記支持体の間に介在する前記ろう材の厚みを前記第２
の層厚よりも小さい第３の層厚とする第６の工程と、前
記第３の層厚の状態から前記ろう材を固化させて前記電
子素子を前記支持体に固着する第７の工程とを有するこ
とを特徴とする電子素子の固着方法に係わるものであ
る。
にフラックスを含有するろう材を供給する第１の工程
と、前記ろう材の上に電子素子を載置する第２の工程
と、前記ろう材を前記フラックスの活性化温度以上に加
熱する第３の工程と、前記フラックスの活性化温度以上
の前記ろう材の加熱を所定時間行った後の第１の期間に
前記フラックスの活性化温度以上の加熱を継続しつつ前
記電子素子に対して前記支持体に押し付ける方向の押圧
力を加えて前記電子素子と前記支持体の間に介在する前
記ろう材の厚みを第１の層厚にする第４の工程と、前記
第１の期間よりも後の第２の期間に、前記ろう材に対す
る前記フラックスの活性化温度以上の加熱を継続しつつ
前記電子素子に対する押圧を解除するか、又は前記押圧
力を弱めるか、又は前記押圧力とは反対の方向の引張り
力を前記電子素子に加えて前記電子素子と前記支持体の
間に介在する前記ろう材の厚みを前記第１の層厚よりも
大きい第２の層厚とする第５の工程と、前記第２の期間
よりも後の第３の期間に、前記ろう材に対する前記フラ
ックスの活性化温度以上の加熱を継続しつつ前記第５の
工程で押圧を解除した場合あるいは引張り力を加えた場
合は押圧力を加え、前記第５の工程で押圧力を弱めた場
合はそれよりも大きい押圧力を加えて、前記電子素子と
前記支持体の間に介在する前記ろう材の厚みを前記第２
の層厚よりも小さい第３の層厚とする第６の工程と、前
記第３の層厚の状態から前記ろう材を固化させて前記電
子素子を前記支持体に固着する第７の工程とを有するこ
とを特徴とする電子素子の固着方法に係わるものであ
る。
［発明の作用及び効果］ 本発明は次の作用効果を有する。
（イ）フラックスの活性化温度以上のろう材の加熱を所
定時間行った後の第１の期間に電子素子に対して押圧力
を加える。従って、フラックスの活性化によって生じた
気泡の大部分を電子素子の押圧によって排除することが
できる。
定時間行った後の第１の期間に電子素子に対して押圧力
を加える。従って、フラックスの活性化によって生じた
気泡の大部分を電子素子の押圧によって排除することが
できる。
（ロ）ろう材を第１の層厚にした後に、これよりも厚い
第２の層厚にし、次に第２の層厚よりも薄い第３の層厚
とすることによつて気泡が良好に排出され且つろう材が
薄くなる。これにより、電子素子と支持体との間に介在
するろう材の熱抵抗が減少する。
第２の層厚にし、次に第２の層厚よりも薄い第３の層厚
とすることによつて気泡が良好に排出され且つろう材が
薄くなる。これにより、電子素子と支持体との間に介在
するろう材の熱抵抗が減少する。
以下、本発明の一実施例に係わる半導体素子の固着方法
を第１図〜第３図を参照して説明する。
を第１図〜第３図を参照して説明する。
まず、第３図に示すリードフレーム１を用意する。リー
ドフレーム１は、図示のように複数個の支持体としての
半田付け可能な金属板（ニツケル被覆銅板）から成る支
持板２と、各々の支持板２に対応する外部リード３とを
有する。なお、支持板２の一方の主面には半田流れ出し
防止用溝2aが設けられ、この溝2aに囲まれた領域が半導
体素子の被固着部４となつている。
ドフレーム１は、図示のように複数個の支持体としての
半田付け可能な金属板（ニツケル被覆銅板）から成る支
持板２と、各々の支持板２に対応する外部リード３とを
有する。なお、支持板２の一方の主面には半田流れ出し
防止用溝2aが設けられ、この溝2aに囲まれた領域が半導
体素子の被固着部４となつている。
次に、第１図（Ａ）に示すように、リードフレーム１の
すべての支持板２の被固着部４に半田５を供給する。半
田５は鉛と錫の合金半田であり、この段階では粘着性を
有するペースト状の半田である。また、半田５には、半
田ぬれ性向上のためのロジン系のフラツクスが含有され
ている。半田５の供給は、従来例と同様に周知のスクリ
ーン印刷法によつて行い、ペースト状半田を被固着部４
に所望な厚み（約20μｍ）に印刷する。このとき、半田
５の中には第１図（Ａ）に示すように気泡11が含まれて
いる。
すべての支持板２の被固着部４に半田５を供給する。半
田５は鉛と錫の合金半田であり、この段階では粘着性を
有するペースト状の半田である。また、半田５には、半
田ぬれ性向上のためのロジン系のフラツクスが含有され
ている。半田５の供給は、従来例と同様に周知のスクリ
ーン印刷法によつて行い、ペースト状半田を被固着部４
に所望な厚み（約20μｍ）に印刷する。このとき、半田
５の中には第１図（Ａ）に示すように気泡11が含まれて
いる。
次に、第１図（Ｂ）に示すように、被固着部４に供給さ
れた半田５の上に、半導体素子６を半田５に対して若干
押えつけて載置し、半導体素子６を支持板２に仮固着す
る。このとき、半導体素子６と支持板２の間に介在する
半田５の層厚は約17μｍとなつている。図示は省略して
いるが、半導体素子６の下面（支持板２に固着される側
の主面）全体にはニツケル電極が形成されている。
れた半田５の上に、半導体素子６を半田５に対して若干
押えつけて載置し、半導体素子６を支持板２に仮固着す
る。このとき、半導体素子６と支持板２の間に介在する
半田５の層厚は約17μｍとなつている。図示は省略して
いるが、半導体素子６の下面（支持板２に固着される側
の主面）全体にはニツケル電極が形成されている。
リードフレーム１のすべての支持板２の被固着部４に、
半導体素子６が仮固着された後、リードフレーム１を半
田５の溶融温度以上に加熱する。本実施例では、リード
フレーム１をヒーターブロツク上で移動させることによ
つてリードフレーム１の加熱を行う。これによつて、支
持板２上に供給された半田５が溶融する。ここで、リー
ドフレーム１の温度は、ヒーターブロツクに近づくにつ
れて上昇し、ヒーターブロツク上を移動するにつれて最
高温度に達し、ヒーターブロツクから遠ざかるとともに
低下する。したがつて、リードフレーム１の移動によ
り、半田５の温度は、第２図のように変化する。即ち、
t0時点を出発点として、リードフレーム１がヒータブロ
ツクの中央側に移動するにつれて半田５の温度は上昇し
て、t1時点で半田溶融温度（約179℃）に達し、やがてt
3時点で最高温度（約290℃）に到達する。t3〜t4の最高
温度の期間（一定温度期間）は約20秒に設定されてい
る。一定温度期間後、半田５の温度は下降し、t6時点で
溶融温度以下となつて固化する。なお、半田５の最高温
度は半田５に含有されたフラツクスの活性化温度（約24
0℃）よりも十分に高い温度（約290℃）に設定されてい
る。フラツクスの活性化温度よりも高い期間はt3時点よ
りも少し前のt2時点からt4時点よりも少し後のt5時点ま
でである。
半導体素子６が仮固着された後、リードフレーム１を半
田５の溶融温度以上に加熱する。本実施例では、リード
フレーム１をヒーターブロツク上で移動させることによ
つてリードフレーム１の加熱を行う。これによつて、支
持板２上に供給された半田５が溶融する。ここで、リー
ドフレーム１の温度は、ヒーターブロツクに近づくにつ
れて上昇し、ヒーターブロツク上を移動するにつれて最
高温度に達し、ヒーターブロツクから遠ざかるとともに
低下する。したがつて、リードフレーム１の移動によ
り、半田５の温度は、第２図のように変化する。即ち、
t0時点を出発点として、リードフレーム１がヒータブロ
ツクの中央側に移動するにつれて半田５の温度は上昇し
て、t1時点で半田溶融温度（約179℃）に達し、やがてt
3時点で最高温度（約290℃）に到達する。t3〜t4の最高
温度の期間（一定温度期間）は約20秒に設定されてい
る。一定温度期間後、半田５の温度は下降し、t6時点で
溶融温度以下となつて固化する。なお、半田５の最高温
度は半田５に含有されたフラツクスの活性化温度（約24
0℃）よりも十分に高い温度（約290℃）に設定されてい
る。フラツクスの活性化温度よりも高い期間はt3時点よ
りも少し前のt2時点からt4時点よりも少し後のt5時点ま
でである。
半田５が溶融温度を越えて溶融状態となると、半導体素
子６と支持板２との間に介在する半田５の層厚は、半導
体素子６の自重に基づく荷重によつて減少すると思われ
るが、しかしながら、実際には、半導体素子６の自重程
度で半田５の層厚が減少することはほとんどない。この
ため、半田５の温度が溶融温度に達しても、半導体素子
６と支持板２との間に介在する半田５の層厚は、第１図
（Ｂ）に示す仮固着の時とほぼ同じ厚さ（約17μｍ）を
維持する。半田５の温度が上昇してフラツクスの活性化
温度を越えると、フラツクスの活性化による分解にとも
なつて生じるガスに基づく気泡が発生する。このため、
半田５がフラツクスの活性化温度を越えると、半田５の
中には第１図（Ａ）の状態から含まれていた気泡に加え
てフラツクスの活性化による気泡も生じて、第１図
（Ｃ）に示すように気泡11が増加する。
子６と支持板２との間に介在する半田５の層厚は、半導
体素子６の自重に基づく荷重によつて減少すると思われ
るが、しかしながら、実際には、半導体素子６の自重程
度で半田５の層厚が減少することはほとんどない。この
ため、半田５の温度が溶融温度に達しても、半導体素子
６と支持板２との間に介在する半田５の層厚は、第１図
（Ｂ）に示す仮固着の時とほぼ同じ厚さ（約17μｍ）を
維持する。半田５の温度が上昇してフラツクスの活性化
温度を越えると、フラツクスの活性化による分解にとも
なつて生じるガスに基づく気泡が発生する。このため、
半田５がフラツクスの活性化温度を越えると、半田５の
中には第１図（Ａ）の状態から含まれていた気泡に加え
てフラツクスの活性化による気泡も生じて、第１図
（Ｃ）に示すように気泡11が増加する。
本実施例では、最高温度に達して温度一定期間となつた
初期の期間を第１の期間、温度一定期間での第１の期間
の後の一部の期間を第２の期間、温度一定期間での第２
の期間の後の全部の期間を第３の期間としている。
初期の期間を第１の期間、温度一定期間での第１の期間
の後の一部の期間を第２の期間、温度一定期間での第２
の期間の後の全部の期間を第３の期間としている。
本実施例では、上記の第１の期間において、第１図
（Ｄ）のように半導体素子６を支持板２に対して、第１
の押圧治具７によつて半田５の厚み方向に押圧する。こ
の実施例では、第１の駆動装置（移動装置）８によつ
て、押圧治具７の上下の移動を行つている。第１の期間
では、半田５が完全に溶融した状態にあるから、半導体
素子６と支持板２の間に介在する半田５は、半導体素子
６を介して押圧されることによつて、半導体素子６の下
面全体に広がり、その一部は半導体素子６の下部から側
方に押し出される。結果として、半導体素子６と支持板
２との間に介在する半田５の層厚を約８μｍ（第１の層
厚）に均一に肉薄化できる。このとき、半田５内に含ま
れる気泡11の多くは、半田５とともに半導体素子６の下
部から側方に移動して雰囲気中に放出される。これによ
り、半導体素子６の下方に位置する半田５に含まれる気
泡11が減少する。このことは、本願発明者等によつて、
第１図（Ｂ）の状態において面積比で約3.2％含まれて
いた気泡を、半導体素子６を押圧して第１図（Ｅ）の状
態とすることによつて約2.9％まで減少できることが確
かめられている。なお、気泡の面積比とは、半導体素子
６の下面に平行な半田５の層の横断面の面積と気泡11の
面積との割合をいう。面積比ではわずか10％程度の減少
であるが、体積比では大きな減少率となつている。第２
図では、半田５が最高温度に達したと同時に半導体素子
６を押圧するように示されているが、両時点は厳密には
一致していない。なお、本実施例では、リードフレーム
１を間欠的に移動して、押圧すべき半導体素子６を押圧
治具７の下方に順次停止させて押圧を行う。
（Ｄ）のように半導体素子６を支持板２に対して、第１
の押圧治具７によつて半田５の厚み方向に押圧する。こ
の実施例では、第１の駆動装置（移動装置）８によつ
て、押圧治具７の上下の移動を行つている。第１の期間
では、半田５が完全に溶融した状態にあるから、半導体
素子６と支持板２の間に介在する半田５は、半導体素子
６を介して押圧されることによつて、半導体素子６の下
面全体に広がり、その一部は半導体素子６の下部から側
方に押し出される。結果として、半導体素子６と支持板
２との間に介在する半田５の層厚を約８μｍ（第１の層
厚）に均一に肉薄化できる。このとき、半田５内に含ま
れる気泡11の多くは、半田５とともに半導体素子６の下
部から側方に移動して雰囲気中に放出される。これによ
り、半導体素子６の下方に位置する半田５に含まれる気
泡11が減少する。このことは、本願発明者等によつて、
第１図（Ｂ）の状態において面積比で約3.2％含まれて
いた気泡を、半導体素子６を押圧して第１図（Ｅ）の状
態とすることによつて約2.9％まで減少できることが確
かめられている。なお、気泡の面積比とは、半導体素子
６の下面に平行な半田５の層の横断面の面積と気泡11の
面積との割合をいう。面積比ではわずか10％程度の減少
であるが、体積比では大きな減少率となつている。第２
図では、半田５が最高温度に達したと同時に半導体素子
６を押圧するように示されているが、両時点は厳密には
一致していない。なお、本実施例では、リードフレーム
１を間欠的に移動して、押圧すべき半導体素子６を押圧
治具７の下方に順次停止させて押圧を行う。
次に、第１の期間の後に押圧治具７を上昇して半導体素
子６の上面から離間する。これにより、第１の期間の後
の第２の期間では、半導体素子６の押圧は解かれる。第
２の期間では半田５が最高温度を維持しており、十分に
溶融した状態となつているから、半導体素子６の押圧が
解かれると、半導体素子６の側方に押し出された半田５
の一部が半導体素子６の下方に戻る。結果として、第１
図（Ｅ）に示すように、半導体素子６と支持板２の間に
介在する半田５の層厚は増加して約13μｍ（第２の層
厚）となる。このとき、半導体素子６と支持板２の間に
介在する半田５に含まれる気泡11は、押圧が解かれるた
めに面積比が減少するが、体積比はほとんど変わらな
い。なお、側方に押し出された半田５の一部が戻ること
によつて、半導体素子５の下方の半田層に含まれる気泡
11が増加すると思われるが、実際にはわずかであり上記
のように気泡11の体積比は第１図（Ｄ）のときとほとん
ど同じと見なせる。
子６の上面から離間する。これにより、第１の期間の後
の第２の期間では、半導体素子６の押圧は解かれる。第
２の期間では半田５が最高温度を維持しており、十分に
溶融した状態となつているから、半導体素子６の押圧が
解かれると、半導体素子６の側方に押し出された半田５
の一部が半導体素子６の下方に戻る。結果として、第１
図（Ｅ）に示すように、半導体素子６と支持板２の間に
介在する半田５の層厚は増加して約13μｍ（第２の層
厚）となる。このとき、半導体素子６と支持板２の間に
介在する半田５に含まれる気泡11は、押圧が解かれるた
めに面積比が減少するが、体積比はほとんど変わらな
い。なお、側方に押し出された半田５の一部が戻ること
によつて、半導体素子５の下方の半田層に含まれる気泡
11が増加すると思われるが、実際にはわずかであり上記
のように気泡11の体積比は第１図（Ｄ）のときとほとん
ど同じと見なせる。
次に、第２の期間の後に再び第２の押圧治具９を第２の
駆動装置10によつて下降して第１図（Ｆ）に示すように
半導体素子６を支持板２に対して半田５の厚み方向に押
圧する。第２の期間の後の第３の期間では、半田５が完
全に溶融した状態にあるから、半導体素子６と支持板２
の間に介在する半田５は半導体素子６を介して押圧され
ることによつて、その一部は再び半導体素子６の側方に
押し出される。これにより、半導体素子６の下方に位置
する半田５に含まれる気泡11は、半導体素子６の下方か
ら側方へと移動してその多くは雰囲気中に放出される。
結果として、第１図（Ｇ）に示すように、半田５の層厚
（第３の層厚）が約８μｍ程度まで減少するとともに、
半田５内に含まれる気泡11の多くが、半田５とともに半
導体素子６の下部から側方に移動して雰囲気中に放出さ
れる。その後、第２の押圧治具９で半導体素子６を押圧
したままの状態で支持板２をヒーターブロツクから離間
させて、半導体素子６及び支持板２に冷却空気を吹きつ
ける。これにより、半田５の温度が低下し、やがて固化
する。固化した後に半導体素子６と支持板２の間に介在
する半田５の層厚は第３の期間での厚みにほぼ等しく８
μｍとなつている。また、半導体素子６と支持板２の間
に介在する半田５中に含まれる気泡11は、第１図（Ｄ）
（Ｅ）の状態よりも減少している。このことは、本願発
明者等によつて、第１図（Ｅ）の状態において面積比で
2.9％あつた気泡を約0.6％まで減少できることが確かめ
られている。もちろん、体積比ではより大きい減少率と
なつている。
駆動装置10によつて下降して第１図（Ｆ）に示すように
半導体素子６を支持板２に対して半田５の厚み方向に押
圧する。第２の期間の後の第３の期間では、半田５が完
全に溶融した状態にあるから、半導体素子６と支持板２
の間に介在する半田５は半導体素子６を介して押圧され
ることによつて、その一部は再び半導体素子６の側方に
押し出される。これにより、半導体素子６の下方に位置
する半田５に含まれる気泡11は、半導体素子６の下方か
ら側方へと移動してその多くは雰囲気中に放出される。
結果として、第１図（Ｇ）に示すように、半田５の層厚
（第３の層厚）が約８μｍ程度まで減少するとともに、
半田５内に含まれる気泡11の多くが、半田５とともに半
導体素子６の下部から側方に移動して雰囲気中に放出さ
れる。その後、第２の押圧治具９で半導体素子６を押圧
したままの状態で支持板２をヒーターブロツクから離間
させて、半導体素子６及び支持板２に冷却空気を吹きつ
ける。これにより、半田５の温度が低下し、やがて固化
する。固化した後に半導体素子６と支持板２の間に介在
する半田５の層厚は第３の期間での厚みにほぼ等しく８
μｍとなつている。また、半導体素子６と支持板２の間
に介在する半田５中に含まれる気泡11は、第１図（Ｄ）
（Ｅ）の状態よりも減少している。このことは、本願発
明者等によつて、第１図（Ｅ）の状態において面積比で
2.9％あつた気泡を約0.6％まで減少できることが確かめ
られている。もちろん、体積比ではより大きい減少率と
なつている。
上述のように、本実施例によれば、半導体素子６と支持
板２の間に介在する半田５が薄く、かつこの半田５に含
まれる気泡11が十分に減少する。したがつて、半田層の
熱抵抗が十分に小さい放熱性の良好な半導体装置を実現
できる。またリフローをリードフレームの状態で行うこ
とに加えて、押圧治具を複数個設けて、第１の押圧治具
７で半導体素子６に第１の期間に基づく押圧をする時、
第２の押圧治具９で別の半導体素子６に第２の期間に基
づく押圧を行うので、生産性が良い。即ち、リードフレ
ーム１の支持板２の配列に沿つて複数の押圧治具７、９
を配置し、これ等を間欠的に動作させると共にリードフ
レーム１を間欠的に送ることによつて第１及び第３の期
間の押圧を順次に行うことができる。
板２の間に介在する半田５が薄く、かつこの半田５に含
まれる気泡11が十分に減少する。したがつて、半田層の
熱抵抗が十分に小さい放熱性の良好な半導体装置を実現
できる。またリフローをリードフレームの状態で行うこ
とに加えて、押圧治具を複数個設けて、第１の押圧治具
７で半導体素子６に第１の期間に基づく押圧をする時、
第２の押圧治具９で別の半導体素子６に第２の期間に基
づく押圧を行うので、生産性が良い。即ち、リードフレ
ーム１の支持板２の配列に沿つて複数の押圧治具７、９
を配置し、これ等を間欠的に動作させると共にリードフ
レーム１を間欠的に送ることによつて第１及び第３の期
間の押圧を順次に行うことができる。
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１）第１の期間を半田５の溶融期間内に任意に設定す
れば、それなりの効果が得られる。しかしながら、フラ
ツクスの活性化によつて気泡が多く発生するから、第１
の期間はフラツクスの活性化温度に達した時点t2から所
定時間（好ましくは５秒以上）経過した後に設けるのが
良い。
れば、それなりの効果が得られる。しかしながら、フラ
ツクスの活性化によつて気泡が多く発生するから、第１
の期間はフラツクスの活性化温度に達した時点t2から所
定時間（好ましくは５秒以上）経過した後に設けるのが
良い。
（２）フラツクスの活性化温度を越えてから第１の期間
に達するまでの時間は、フラツクスの活性化によつて発
生した気泡が蒸発され易いように、半導体素子６の下方
の半田５の層厚を15μｍ以上にしておくのがよい。
に達するまでの時間は、フラツクスの活性化によつて発
生した気泡が蒸発され易いように、半導体素子６の下方
の半田５の層厚を15μｍ以上にしておくのがよい。
（３）第１及び第３の期間の押圧を達成するために、リ
ードフレーム１の流れに沿つて第１及び第２の押圧治具
７、９を設けることが生産性の上で望ましいが、同一の
押圧治具（押圧部材）で第１及び第３の期間の押圧を行
つてもよい。
ードフレーム１の流れに沿つて第１及び第２の押圧治具
７、９を設けることが生産性の上で望ましいが、同一の
押圧治具（押圧部材）で第１及び第３の期間の押圧を行
つてもよい。
（４）第２お期間において、押圧を解除するのみでな
く、半導体素子６を支持板２から離間させる方向に引張
つてもよい。これにより、半導体素子６と支持体２との
間隔が大になり、半田６の層厚も大になる。
く、半導体素子６を支持板２から離間させる方向に引張
つてもよい。これにより、半導体素子６と支持体２との
間隔が大になり、半田６の層厚も大になる。
（５）支持体を回路基板とすることができる。
第１図（Ａ）〜（Ｇ）は本発明の実施例に係わる半導体
素子の固着方法を工程順に示す断面図、 第２図は半田の温度と第１、第２及び第３の期間との関
係を示す図、 第３図はリードフレームを示す平面図である。 １…リードフレーム、２…支持板、５…半田、６…半導
体素子、７…押圧治具、８…駆動装置、９…押圧治具、
10…駆動装置、11…気泡。
素子の固着方法を工程順に示す断面図、 第２図は半田の温度と第１、第２及び第３の期間との関
係を示す図、 第３図はリードフレームを示す平面図である。 １…リードフレーム、２…支持板、５…半田、６…半導
体素子、７…押圧治具、８…駆動装置、９…押圧治具、
10…駆動装置、11…気泡。
Claims (1)
- 【請求項１】支持体の所定箇所にフラックスを含有する
ろう材を供給する第１の工程と、 前記ろう材の上に電子素子を載置する第２の工程と、 前記ろう材を前記フラックスの活性化温度以上に加熱す
る第３の工程と、 前記フラックスの活性化温度以上の前記ろう材の加熱を
所定時間行った後の第１の期間に前記フラックスの活性
化温度以上の加熱を継続しつつ前記電子素子に対して前
記支持体に押し付ける方向の押圧力を加えて前記電子素
子と前記支持体の間に介在する前記ろう材の厚みを第１
の層厚にする第４の工程と、 前記第１の期間よりも後の第２の期間に、前記ろう材に
対する前記フラックスの活性化温度以上の加熱を継続し
つつ前記電子素子に対する押圧を解除するか、又は前記
押圧力を弱めるか、又は前記押圧力とは反対の方向の引
張り力を前記電子素子に加えて前記電子素子と前記支持
体の間に介在する前記ろう材の厚みを前記第１の層厚よ
りも大きい第２の層厚とする第５の工程と、 前記第２の期間よりも後の第３の期間に、前記ろう材に
対する前記フラックスの活性化温度以上の加熱を継続し
つつ前記第５の工程で押圧を解除した場合あるいは引張
り力を加えた場合は押圧力を加え、前記第５の工程で押
圧力を弱めた場合はそれよりも大きい押圧力を加えて、
前記電子素子と前記支持体の間に介在する前記ろう材の
厚みを前記第２の層厚よりも小さい第３の層厚とする第
６の工程と、 前記第３の層厚の状態から前記ろう材を固化させて前記
電子素子を前記支持体に固着する第７の工程 を有することを特徴とする電子素子の固着方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065672A JPH0758720B2 (ja) | 1989-03-17 | 1989-03-17 | 電子素子の固着方法 |
| US07/377,906 US4927069A (en) | 1988-07-15 | 1989-07-10 | Soldering method capable of providing a joint of reduced thermal resistance |
| KR1019890010016A KR920005801B1 (ko) | 1988-07-15 | 1989-07-14 | 전자소자의 고착방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065672A JPH0758720B2 (ja) | 1989-03-17 | 1989-03-17 | 電子素子の固着方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244732A JPH02244732A (ja) | 1990-09-28 |
| JPH0758720B2 true JPH0758720B2 (ja) | 1995-06-21 |
Family
ID=13293724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065672A Expired - Fee Related JPH0758720B2 (ja) | 1988-07-15 | 1989-03-17 | 電子素子の固着方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758720B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101512761A (zh) * | 2006-09-01 | 2009-08-19 | 株式会社村田制作所 | 电子部件装置及其制造方法与电子部件组件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345280B2 (ja) * | 1974-04-05 | 1978-12-05 | ||
| JPS5393780A (en) * | 1977-01-27 | 1978-08-17 | Nec Home Electronics Ltd | Production of semiconductor device |
-
1989
- 1989-03-17 JP JP1065672A patent/JPH0758720B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244732A (ja) | 1990-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101183824B1 (ko) | 가열 결합 헤드를 사용하는 직접적인 다이 부착 방법 | |
| US6979899B2 (en) | System and method for high performance heat sink for multiple chip devices | |
| US7834442B2 (en) | Electronic package method and structure with cure-melt hierarchy | |
| US7185420B2 (en) | Apparatus for thermally coupling a heat dissipation device to a microelectronic device | |
| US7690551B2 (en) | Die attach by temperature gradient lead free soft solder metal sheet or film | |
| KR920005801B1 (ko) | 전자소자의 고착방법 | |
| JP4757880B2 (ja) | 電子部品の製造方法および熱伝導部材の製造方法並びに電子部品用熱伝導部材の実装方法 | |
| CN111602233B (zh) | 半导体装置的制造方法 | |
| JPH0758720B2 (ja) | 電子素子の固着方法 | |
| JPH0758719B2 (ja) | 電子素子の固着方法 | |
| JPH10112515A (ja) | ボールグリッドアレイ半導体装置及びその製造方法 | |
| JPH088284A (ja) | ワイヤボンディング構造及びその補強方法 | |
| US20040214420A1 (en) | Method and apparatus for transferring solder bumps | |
| JPH0682697B2 (ja) | 電子素子の固着方法 | |
| JPH07254781A (ja) | 電子部品の実装方法 | |
| JPH04270092A (ja) | 半田材料及び接合方法 | |
| JPH05152485A (ja) | 半導体装置およびその製造方法 | |
| JP2823010B1 (ja) | バンプ付き電子部品の実装方法 | |
| JPH06140540A (ja) | ヒートシンク及びそのヒートシンクを用いた半導体装置の実装方法 | |
| JPH06318655A (ja) | 半導体チップ用放熱部材及びその製造方法 | |
| JP3481025B2 (ja) | ペレットボンディング装置 | |
| JP2003101206A (ja) | 部材の突起部へのはんだ供給方法 | |
| JP2006114649A (ja) | 半導体装置の製造方法およびその製造装置 | |
| JP3013682B2 (ja) | 半田バンプならびにこれを用いた電子部品の接続構造および方法 | |
| JP3402620B2 (ja) | ベアチップの高密度実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |