JPH0758248A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0758248A JPH0758248A JP5214821A JP21482193A JPH0758248A JP H0758248 A JPH0758248 A JP H0758248A JP 5214821 A JP5214821 A JP 5214821A JP 21482193 A JP21482193 A JP 21482193A JP H0758248 A JPH0758248 A JP H0758248A
- Authority
- JP
- Japan
- Prior art keywords
- package
- lead
- chip
- semiconductor device
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 平面的、空間的実装密度を向上させると共
に、リ−ドの曲りを防止することが可能な半導体装置及
びその製造方法、リードフレームを提供する。 【構成】 導電部材２９がパッケージ８内に埋め込まれ
ている。導線部材の少なくとも回路基板に接続するため
の接触部分がパッケージ８から露出しており、その露出
部分は、パッケージ表面と同一の平坦な面を構成してい
る。導電部材は、モールド成形金型により形成されたパ
ッケージの側面に形成され、上面及び下面に達する側面
にある溝に充填することによって得られる。導電部材
は、パッケージ内部のインナーリードに接続し、内部の
半導体チップと電気的に接続されている。回路基板に高
密度に実装できる。
に、リ−ドの曲りを防止することが可能な半導体装置及
びその製造方法、リードフレームを提供する。 【構成】 導電部材２９がパッケージ８内に埋め込まれ
ている。導線部材の少なくとも回路基板に接続するため
の接触部分がパッケージ８から露出しており、その露出
部分は、パッケージ表面と同一の平坦な面を構成してい
る。導電部材は、モールド成形金型により形成されたパ
ッケージの側面に形成され、上面及び下面に達する側面
にある溝に充填することによって得られる。導電部材
は、パッケージ内部のインナーリードに接続し、内部の
半導体チップと電気的に接続されている。回路基板に高
密度に実装できる。
Description
【０００１】
【産業上の利用分野】本発明は、高密度実装を可能にす
る樹脂封止型半導体装置に係り、とくに、薄型化された
半導体装置の樹脂封止構造及びその製造方法に関するも
のである。
る樹脂封止型半導体装置に係り、とくに、薄型化された
半導体装置の樹脂封止構造及びその製造方法に関するも
のである。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの半導体装置は、半導
体素子が形成された半導体基板（チップ）を塵埃、薬
品、ガス、湿気などの悪影響を及ぼす汚染源や機械的な
破壊から保護するためにパッケージングを行う。これに
用いるパッケージには、気密封止性の高いこと、組み立
て工程における高温加熱状態に耐え得ること、機械的強
度が高いこと、化学的に安定なこと、絶縁性や高周波特
性などの電気的特性が優れている等の諸特性を備えてい
ることが必要であり、その材料としては、合成樹脂やセ
ラミックスなどが使われている。図１１及び図１２を参
照して合成樹脂をパッケージに用いた従来の半導体装置
とそのパッケージの形成方法について説明する。図１１
は、樹脂パッケージを形成する樹脂モールド成形金型と
その中に配置されたリードフレーム及びリードフレーム
のチップ搭載部（アイランド）に取付けられたチップの
断面図である。図１２は、パッケージングされたＤＩＰ
（Dualinline Package）タイプの半導体装置の断面図で
ある。従来、半導体装置の高密度実装化を図ったパッケ
ージには、アウターリード形状がガルウイング型のＱＦ
Ｐ（Quad Flat Package ）やＪ型のＰＬＣＣ（Plastic
Leaded Chip Carrier ）があり、更に、空間的実装密度
の向上のため薄型化されたパッケージ厚１．０ｍｍ程度
以下のＴＳＯＰ（Thin SmallOutline Package）やＴＱ
ＦＰ（Thin Quad Flat Package）などがある。
体素子が形成された半導体基板（チップ）を塵埃、薬
品、ガス、湿気などの悪影響を及ぼす汚染源や機械的な
破壊から保護するためにパッケージングを行う。これに
用いるパッケージには、気密封止性の高いこと、組み立
て工程における高温加熱状態に耐え得ること、機械的強
度が高いこと、化学的に安定なこと、絶縁性や高周波特
性などの電気的特性が優れている等の諸特性を備えてい
ることが必要であり、その材料としては、合成樹脂やセ
ラミックスなどが使われている。図１１及び図１２を参
照して合成樹脂をパッケージに用いた従来の半導体装置
とそのパッケージの形成方法について説明する。図１１
は、樹脂パッケージを形成する樹脂モールド成形金型と
その中に配置されたリードフレーム及びリードフレーム
のチップ搭載部（アイランド）に取付けられたチップの
断面図である。図１２は、パッケージングされたＤＩＰ
（Dualinline Package）タイプの半導体装置の断面図で
ある。従来、半導体装置の高密度実装化を図ったパッケ
ージには、アウターリード形状がガルウイング型のＱＦ
Ｐ（Quad Flat Package ）やＪ型のＰＬＣＣ（Plastic
Leaded Chip Carrier ）があり、更に、空間的実装密度
の向上のため薄型化されたパッケージ厚１．０ｍｍ程度
以下のＴＳＯＰ（Thin SmallOutline Package）やＴＱ
ＦＰ（Thin Quad Flat Package）などがある。
【０００３】いずれにしてもリードフレームに搭載され
たチップは、図１２に示すように合成樹脂で樹脂モール
ドされている。図において、メモリなどの半導体素子が
形成されたチップ１をリードフレームのチップ搭載部２
に接着剤３で固着する。このチップ１は、外部回路と接
続するためのリード４を備えている。通常このリード４
は、このリードフレームから形成される。リード４の一
端のインナーリード４２部分には、ボンディング部５が
あり、チップ１表面には電極パッド６が形成されてい
る。そして、このボンディング部５と電極パッド６と
は、Ａｕなどのボンディングワイヤ７で電気的に接続さ
れている。チップ１、チップ搭載部２、ボンディングワ
イヤ７及びリード４の一部は、例えば、トランスファモ
ールド法などによりモールド樹脂によるパッケージ８で
被覆されている。この半導体装置は、完成後、回路基板
に装着される。半導体装置のリード４のアウターリード
４１部分の先端が回路基板の配線と半田などにより電気
的接続される。
たチップは、図１２に示すように合成樹脂で樹脂モール
ドされている。図において、メモリなどの半導体素子が
形成されたチップ１をリードフレームのチップ搭載部２
に接着剤３で固着する。このチップ１は、外部回路と接
続するためのリード４を備えている。通常このリード４
は、このリードフレームから形成される。リード４の一
端のインナーリード４２部分には、ボンディング部５が
あり、チップ１表面には電極パッド６が形成されてい
る。そして、このボンディング部５と電極パッド６と
は、Ａｕなどのボンディングワイヤ７で電気的に接続さ
れている。チップ１、チップ搭載部２、ボンディングワ
イヤ７及びリード４の一部は、例えば、トランスファモ
ールド法などによりモールド樹脂によるパッケージ８で
被覆されている。この半導体装置は、完成後、回路基板
に装着される。半導体装置のリード４のアウターリード
４１部分の先端が回路基板の配線と半田などにより電気
的接続される。
【０００４】このパッケージ８を形成するには、図１１
に示すモールド成形金型１０を用いる。モールド成形金
型１０は、下型１１及び上型１２からなり、それぞれ
は、下型キャビティ１３及び上型キャビティ１４を備え
ている。この両キャビティでリードフレーム３０を装着
する凹部を形成する。この凹部にチップ１、チップ搭載
部２及びボンディングワイヤ７等が配置されるようにリ
ードフレーム３０を下型１１及び上型１２に挟み込んで
から、外部より供給されるモールド樹脂８１を下型１１
に彫り込まれたランナー１６及びゲート１７を通して凹
部に流し込み、図１２に示すパッケージ８を形成する。
その後、成形時に樹脂の流出を防止するリードフレーム
のタイバーやその他不要の部分を切断除去し、パッケー
ジ８から露出しているリ−ド４のアウターリード４１部
分にメッキ処理を施し、所定のリード形状に折り曲げ加
工を行って半導体装置を完成する。
に示すモールド成形金型１０を用いる。モールド成形金
型１０は、下型１１及び上型１２からなり、それぞれ
は、下型キャビティ１３及び上型キャビティ１４を備え
ている。この両キャビティでリードフレーム３０を装着
する凹部を形成する。この凹部にチップ１、チップ搭載
部２及びボンディングワイヤ７等が配置されるようにリ
ードフレーム３０を下型１１及び上型１２に挟み込んで
から、外部より供給されるモールド樹脂８１を下型１１
に彫り込まれたランナー１６及びゲート１７を通して凹
部に流し込み、図１２に示すパッケージ８を形成する。
その後、成形時に樹脂の流出を防止するリードフレーム
のタイバーやその他不要の部分を切断除去し、パッケー
ジ８から露出しているリ−ド４のアウターリード４１部
分にメッキ処理を施し、所定のリード形状に折り曲げ加
工を行って半導体装置を完成する。
【０００５】
【発明が解決しようとする課題】これら種々の形状の半
導体装置において、リード形状がガルウィング型のパッ
ケ−ジでは、パッケ−ジから露出したリード間が固定さ
れていないので、リード曲りが発生し易く、微細ピッチ
化を進めていく上で大きな障害となっている。Ｊ型のＰ
ＬＣＣでは、パッケ−ジ裏面にポケットを設け、リード
端子をポケットに曲げ込むことによりリード曲りを抑制
することができるが、ポケットを形成する必要状、パッ
ケ−ジの厚さをある程度厚くしなければならないので、
パッケ−ジを１ｍｍ以下に薄型化するには適していな
い。一般にパッケ−ジ側面から導出したリードは機械的
衝撃に弱いことが知られている。また、現在の薄型パッ
ケ−ジのパッケ−ジから露出した部分のリード形状は、
ガルウィング型であるが、例えば、図１２に示すような
パッケ−ジ厚Ｔが１ｍｍのパッケ−ジの半導体装置を回
路基板９に実装したときに、パッケ−ジ８底面と回路基
板９表面との間に空間ができ、その距離Ｄは、１００〜
２００μｍになることがある。この様な半導体装置を回
路基板に実装し、メモリカードを形成する場合、メモリ
カードは、１枚のカードに数層の薄型パッケ−ジを重ね
るので、こうした空間をどの様にバラツキ無く、小さく
するかが大きな問題となっている。
導体装置において、リード形状がガルウィング型のパッ
ケ−ジでは、パッケ−ジから露出したリード間が固定さ
れていないので、リード曲りが発生し易く、微細ピッチ
化を進めていく上で大きな障害となっている。Ｊ型のＰ
ＬＣＣでは、パッケ−ジ裏面にポケットを設け、リード
端子をポケットに曲げ込むことによりリード曲りを抑制
することができるが、ポケットを形成する必要状、パッ
ケ−ジの厚さをある程度厚くしなければならないので、
パッケ−ジを１ｍｍ以下に薄型化するには適していな
い。一般にパッケ−ジ側面から導出したリードは機械的
衝撃に弱いことが知られている。また、現在の薄型パッ
ケ−ジのパッケ−ジから露出した部分のリード形状は、
ガルウィング型であるが、例えば、図１２に示すような
パッケ−ジ厚Ｔが１ｍｍのパッケ−ジの半導体装置を回
路基板９に実装したときに、パッケ−ジ８底面と回路基
板９表面との間に空間ができ、その距離Ｄは、１００〜
２００μｍになることがある。この様な半導体装置を回
路基板に実装し、メモリカードを形成する場合、メモリ
カードは、１枚のカードに数層の薄型パッケ−ジを重ね
るので、こうした空間をどの様にバラツキ無く、小さく
するかが大きな問題となっている。
【０００６】パッケ−ジから露出したリード、即ち、ア
ウターリードの機械的強度を向上させるために、アウタ
ーリードの厚みをパッケ−ジ内に埋め込まれているリー
ド部分（インナーリード）より厚くすることが提案され
ている（特開平４−５３２５２号公報参照）。この技術
では、さらに、肉厚を大きくして膨出部を形成したアウ
ターリードの膨出部をパッケージの側壁と下壁で樹脂封
着して固定した状態にしてリードを外部に突出させてい
る。しかし、このように機械的な強度が向上しても、ア
ウターリードは、依然としてパッケ−ジから突出してお
り、今後益々進む高密度実装には十分対応することがで
きない。また、パッケ−ジを形成する工程においては、
通常のモールド成形金型を用いるが、このモールド成形
金型は、前記アウターリードの膨出部を逃がすために穿
設しなければならない。本発明は、このような事情によ
りなされたものであって、平面的、空間的実装密度を向
上させると共に、リードの曲りを防止することが可能な
半導体装置及びその製造方法を提供することを目的にし
ている。
ウターリードの機械的強度を向上させるために、アウタ
ーリードの厚みをパッケ−ジ内に埋め込まれているリー
ド部分（インナーリード）より厚くすることが提案され
ている（特開平４−５３２５２号公報参照）。この技術
では、さらに、肉厚を大きくして膨出部を形成したアウ
ターリードの膨出部をパッケージの側壁と下壁で樹脂封
着して固定した状態にしてリードを外部に突出させてい
る。しかし、このように機械的な強度が向上しても、ア
ウターリードは、依然としてパッケ−ジから突出してお
り、今後益々進む高密度実装には十分対応することがで
きない。また、パッケ−ジを形成する工程においては、
通常のモールド成形金型を用いるが、このモールド成形
金型は、前記アウターリードの膨出部を逃がすために穿
設しなければならない。本発明は、このような事情によ
りなされたものであって、平面的、空間的実装密度を向
上させると共に、リードの曲りを防止することが可能な
半導体装置及びその製造方法を提供することを目的にし
ている。
【０００７】
【課題を解決するための手段】本発明は、樹脂モールド
によって形成されたパッケージに、パッケ−ジ内の半導
体チップと電気的に接続しているインナーリードに連続
的に繋がっているアウターリードの先端部分が露出して
いる溝を形成し、その溝の中に、半導体チップと電気的
に接続され、パッケージと同一の平坦な面を形成する導
電電極を設けることに特徴がある。すなわち、本発明の
半導体装置は、半導体チップと、前記半導体チップを被
覆し、側面に複数の溝部を有するパッケージと、前記半
導体チップと電気的に接続され、前記パッケージによっ
て被覆されているインナーリードと、前記インナーリー
ドと電気的に接続され、その表面の一部は前記パッケー
ジから前記溝部内に露出しているアウターリードと、前
記溝部内に形成され、前記アウターリードと電気的に接
続している導電電極とを備え、前記導電電極の表面は、
前記パッケージの上面、下面及び側面に連続して露出し
ており、かつ、前記パッケージの上面、下面及び側面の
各面とはそれぞれ平坦な面を形成していることを特徴と
している。
によって形成されたパッケージに、パッケ−ジ内の半導
体チップと電気的に接続しているインナーリードに連続
的に繋がっているアウターリードの先端部分が露出して
いる溝を形成し、その溝の中に、半導体チップと電気的
に接続され、パッケージと同一の平坦な面を形成する導
電電極を設けることに特徴がある。すなわち、本発明の
半導体装置は、半導体チップと、前記半導体チップを被
覆し、側面に複数の溝部を有するパッケージと、前記半
導体チップと電気的に接続され、前記パッケージによっ
て被覆されているインナーリードと、前記インナーリー
ドと電気的に接続され、その表面の一部は前記パッケー
ジから前記溝部内に露出しているアウターリードと、前
記溝部内に形成され、前記アウターリードと電気的に接
続している導電電極とを備え、前記導電電極の表面は、
前記パッケージの上面、下面及び側面に連続して露出し
ており、かつ、前記パッケージの上面、下面及び側面の
各面とはそれぞれ平坦な面を形成していることを特徴と
している。
【０００８】また、本発明の半導体装置の製造方法は、
半導体チップをリードフレームに搭載する工程と、前記
リードフレームに搭載した前記半導体チップを樹脂モー
ルドし、側面にこの樹脂モールド内部のインナリードと
一体的に繋がるアウターリードが露出しているパッケー
ジを形成する工程と、前記溝部に前記アウターリードと
電気的に接続される導電電極を形成する工程とを備え、
前記導電電極の表面は前記パッケージの上面、下面及び
側面に連続して露出しており、かつ、前記パッケージの
上面、下面及び側面の各面とはそれぞれ平坦な面を形成
していることを特徴としている。
半導体チップをリードフレームに搭載する工程と、前記
リードフレームに搭載した前記半導体チップを樹脂モー
ルドし、側面にこの樹脂モールド内部のインナリードと
一体的に繋がるアウターリードが露出しているパッケー
ジを形成する工程と、前記溝部に前記アウターリードと
電気的に接続される導電電極を形成する工程とを備え、
前記導電電極の表面は前記パッケージの上面、下面及び
側面に連続して露出しており、かつ、前記パッケージの
上面、下面及び側面の各面とはそれぞれ平坦な面を形成
していることを特徴としている。
【０００９】
【作用】樹脂モールドにより形成されたパッケ−ジの表
面はこのパッケージと同一の平坦な面を形成する導電電
極をその上面、側面及び下面に連続して形成するので、
回路基板にこの様にパッケージングされた複数のチップ
を互いに近接して、しかも、縦置きや横置きなど任意の
形態に配置できる。上型及び下型のキャビティ部のリー
ドフレームを装着したときにアウターリードが導出する
辺を凹凸にし、前記アウターリードが置かれる部分は、
凹部にする。その結果、このモールド成形金型を用いて
樹脂モールドを行うことにより、パッケ−ジ側面のアウ
ターリードが露出する部分には溝が形成されることにな
り、この溝に導電電極を形成して、パッケージが完成す
る。
面はこのパッケージと同一の平坦な面を形成する導電電
極をその上面、側面及び下面に連続して形成するので、
回路基板にこの様にパッケージングされた複数のチップ
を互いに近接して、しかも、縦置きや横置きなど任意の
形態に配置できる。上型及び下型のキャビティ部のリー
ドフレームを装着したときにアウターリードが導出する
辺を凹凸にし、前記アウターリードが置かれる部分は、
凹部にする。その結果、このモールド成形金型を用いて
樹脂モールドを行うことにより、パッケ−ジ側面のアウ
ターリードが露出する部分には溝が形成されることにな
り、この溝に導電電極を形成して、パッケージが完成す
る。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図９を参照して第１の実施例を説
明する。図１は、本発明により形成された半導体装置の
斜視図、図２は、前図の半導体装置のＡ−Ａ′線に沿う
断面図、図３は、この半導体装置に用いるリードフレー
ムの平面図、図４は、チップを搭載したリードフレーム
の平面図、図５は、樹脂モールドを行うためのモールド
成形金型の下型平面図、図６は、リードフレームを載置
したモールド成形金型の下型平面図、図７は、樹脂モー
ルド中のモールド成形金型断面図、図８は、搭載された
チップが樹脂モールドされたリードフレームの平面図、
図９は、樹脂モールドにより形成されたパッケージの平
面図及び斜視図である。チップ１及びリードフレームを
樹脂モールドして形成されたパッケ−ジ８は、エポキシ
樹脂などから構成されており、表面が平坦であり、か
つ、側面部分が幾分傾斜したほぼ直方体である。パッケ
−ジ８の向かい合う２辺には、導電電極２９が整列して
いる。導電電極２９は、パッケ−ジ８の上面、側面及び
下面に露出しており、しかも、各面とそれぞれ平坦な面
を形成している。
する。まず、図１乃至図９を参照して第１の実施例を説
明する。図１は、本発明により形成された半導体装置の
斜視図、図２は、前図の半導体装置のＡ−Ａ′線に沿う
断面図、図３は、この半導体装置に用いるリードフレー
ムの平面図、図４は、チップを搭載したリードフレーム
の平面図、図５は、樹脂モールドを行うためのモールド
成形金型の下型平面図、図６は、リードフレームを載置
したモールド成形金型の下型平面図、図７は、樹脂モー
ルド中のモールド成形金型断面図、図８は、搭載された
チップが樹脂モールドされたリードフレームの平面図、
図９は、樹脂モールドにより形成されたパッケージの平
面図及び斜視図である。チップ１及びリードフレームを
樹脂モールドして形成されたパッケ−ジ８は、エポキシ
樹脂などから構成されており、表面が平坦であり、か
つ、側面部分が幾分傾斜したほぼ直方体である。パッケ
−ジ８の向かい合う２辺には、導電電極２９が整列して
いる。導電電極２９は、パッケ−ジ８の上面、側面及び
下面に露出しており、しかも、各面とそれぞれ平坦な面
を形成している。
【００１１】図２は、図１のＡ−Ａ′線に沿う透視断面
図である。図のように、アウターリード４１の先端部
は、パッケ−ジ８に形成した溝３１内に突出している。
リードフレームの厚さは、約０．１５ｍｍであり、チッ
プ搭載部２に接着されたチップの厚さは、約０．２ｍｍ
である。チップ１、インナーリード４２及びチップの電
極パッド６とインナーリードのボンディング部５とを接
続するＡｕ線などのボンディングワイヤ７は、エポキシ
樹脂などの合成樹脂８でモールドされる。この半導体装
置は、リードフレームにパッケ−ジを成形してからリー
ドフレームの不要部を切り離して形成する。その後、こ
のアウターリード４１のパッケージ８から露出している
部分に接続するように導電電極層２９が形成されてい
る。このパッケ−ジ８の表面は、パッケージと同一の平
坦な面を形成する導電電極２９をその上面、側面及び下
面に連続して形成されているので、回路基板などにこの
様にパッケージングされた複数のチップを互いに近接し
て、しかも縦置きや横置きなど任意の形態に配置するこ
とができる。モールド成形金型を構成する上型及び下型
のキャビティ部のリードフレームを装着したときにアウ
ターリードが導出する辺を凹凸にし、前記アウターリー
ドが置かれる部分は、凹部にする。
図である。図のように、アウターリード４１の先端部
は、パッケ−ジ８に形成した溝３１内に突出している。
リードフレームの厚さは、約０．１５ｍｍであり、チッ
プ搭載部２に接着されたチップの厚さは、約０．２ｍｍ
である。チップ１、インナーリード４２及びチップの電
極パッド６とインナーリードのボンディング部５とを接
続するＡｕ線などのボンディングワイヤ７は、エポキシ
樹脂などの合成樹脂８でモールドされる。この半導体装
置は、リードフレームにパッケ−ジを成形してからリー
ドフレームの不要部を切り離して形成する。その後、こ
のアウターリード４１のパッケージ８から露出している
部分に接続するように導電電極層２９が形成されてい
る。このパッケ−ジ８の表面は、パッケージと同一の平
坦な面を形成する導電電極２９をその上面、側面及び下
面に連続して形成されているので、回路基板などにこの
様にパッケージングされた複数のチップを互いに近接し
て、しかも縦置きや横置きなど任意の形態に配置するこ
とができる。モールド成形金型を構成する上型及び下型
のキャビティ部のリードフレームを装着したときにアウ
ターリードが導出する辺を凹凸にし、前記アウターリー
ドが置かれる部分は、凹部にする。
【００１２】その結果、このモールド成形金型を用いて
樹脂モールドを行うことにより、パッケ−ジ側面のアウ
ターリードが露出する部分には、前記溝３１が形成され
ることになり、この溝３１に導電電極２９を取り付けて
チップに対するパッケ−ジングが行われる。次ぎに、こ
の実施例の半導体装置の製造方法について説明する。リ
ードフレーム材料の金属板を打ち抜きによりリードフレ
ーム３０を形成する（図３）。リードフレーム３０は、
例えば、Ｎｉを４２ｗｔ％含むＦｅ合金からなり、両側
のフレーム部２２に接続されたチップ搭載部支持体１８
に支えられたチップ搭載部２を備えている。チップ搭載
部２は、複数のインナリード４２に囲まれ、インナーリ
ード４２はフレーム部２２間に接続し、かつ、互いに離
間配置したタイバー１９に支持されたアウタ−リ−ド４
１と連続的に繋がっている。次いで、このリードフレー
ム３０にチップ１を搭載する。前記チップ搭載部２に、
例えば、接着剤などを用いてチップ１を固着する。チッ
プ１をチップ搭載部２に取付けてから、チップ１の電極
パッドとインナーリード４２の先端をＡｕ線などのボン
ディングワイヤ７で接続する（図４）。チップを搭載し
たリードフレームは、モールド成形金型に装着される。
樹脂モールドを行うことにより、パッケ−ジ側面のアウ
ターリードが露出する部分には、前記溝３１が形成され
ることになり、この溝３１に導電電極２９を取り付けて
チップに対するパッケ−ジングが行われる。次ぎに、こ
の実施例の半導体装置の製造方法について説明する。リ
ードフレーム材料の金属板を打ち抜きによりリードフレ
ーム３０を形成する（図３）。リードフレーム３０は、
例えば、Ｎｉを４２ｗｔ％含むＦｅ合金からなり、両側
のフレーム部２２に接続されたチップ搭載部支持体１８
に支えられたチップ搭載部２を備えている。チップ搭載
部２は、複数のインナリード４２に囲まれ、インナーリ
ード４２はフレーム部２２間に接続し、かつ、互いに離
間配置したタイバー１９に支持されたアウタ−リ−ド４
１と連続的に繋がっている。次いで、このリードフレー
ム３０にチップ１を搭載する。前記チップ搭載部２に、
例えば、接着剤などを用いてチップ１を固着する。チッ
プ１をチップ搭載部２に取付けてから、チップ１の電極
パッドとインナーリード４２の先端をＡｕ線などのボン
ディングワイヤ７で接続する（図４）。チップを搭載し
たリードフレームは、モールド成形金型に装着される。
【００１３】この実施例で用いるモールド成形金型の下
型１１は、上型もほぼ同じ形状であるが、その中央に下
型キャビティ１３が形成されている（図５）。従来のキ
ャビティは、その各辺が平坦になっているが、このモー
ルド成形金型は、キャビティ１３の所定の辺が凹凸にな
っている。すなわち、上型、下型キャビティ側壁には櫛
歯状の突起３２が形成されている。突起３２の高さｄ
は、キャビティの深さと同一である。突起３２の間、す
なわち、凹部の幅は約０．３ｍｍである。リードフレー
ムのリードは、突起３２間の凹部に配置する。したがっ
て、例えば、パッケージの２辺からリードが突出するＤ
ＩＰなどの場合は、図５に示す向い合う２辺に凹凸が形
成される。１辺もしくは４辺からリードを突出する場合
は、１辺もしくは４辺に凹凸を形成する。次ぎに、チッ
プを搭載し、ボンディングワイヤでチップと電気的な接
続を行ったこのリードフレームをモールド成形金型に装
着する。図６は、下型１１に形成した下型キャビティ１
３の上に載置したリードフレーム３０の状態を示してい
る。図のように、アウターリード４１のある辺に突起３
２を有する凹凸部が形成されている。そして、アウター
リード４１は、突起３２間に配置されている。すなわ
ち、突起間の凹部の幅は、リード幅であり、突起３２の
幅がリードピッチと同じ長さになる。
型１１は、上型もほぼ同じ形状であるが、その中央に下
型キャビティ１３が形成されている（図５）。従来のキ
ャビティは、その各辺が平坦になっているが、このモー
ルド成形金型は、キャビティ１３の所定の辺が凹凸にな
っている。すなわち、上型、下型キャビティ側壁には櫛
歯状の突起３２が形成されている。突起３２の高さｄ
は、キャビティの深さと同一である。突起３２の間、す
なわち、凹部の幅は約０．３ｍｍである。リードフレー
ムのリードは、突起３２間の凹部に配置する。したがっ
て、例えば、パッケージの２辺からリードが突出するＤ
ＩＰなどの場合は、図５に示す向い合う２辺に凹凸が形
成される。１辺もしくは４辺からリードを突出する場合
は、１辺もしくは４辺に凹凸を形成する。次ぎに、チッ
プを搭載し、ボンディングワイヤでチップと電気的な接
続を行ったこのリードフレームをモールド成形金型に装
着する。図６は、下型１１に形成した下型キャビティ１
３の上に載置したリードフレーム３０の状態を示してい
る。図のように、アウターリード４１のある辺に突起３
２を有する凹凸部が形成されている。そして、アウター
リード４１は、突起３２間に配置されている。すなわ
ち、突起間の凹部の幅は、リード幅であり、突起３２の
幅がリードピッチと同じ長さになる。
【００１４】このリードフレーム３０をモールド成形金
型１０の下型１１及び上型１２を備えたモールド成形金
型１０に装着する（図７）。樹脂モールド成形金型１０
は、下型１１及び上型１２からなり、それぞれ下型キャ
ビティ１３及び上型キャビティ１４を備えている。この
両キャビティでリードフレーム３０を装着する凹部を形
成する。この凹部にチップ１、チップ搭載部２及びボン
ディングワイヤ７などが配置されるようにリードフレー
ム３０を下型１１及び上型１２に挟み込んでから、外部
より供給される、例えば、エポキシ樹脂などからなるモ
ールド樹脂８１を下型１１に彫り込まれたランナー１６
及びゲート１７を通して凹部に流し込みリードフレーム
３０に樹脂モールドからなるパッケージ８を形成する
（図８）。リードフレーム３０は、フレーム部も含めて
モールド樹脂８に被覆され、タイバー１９とアウターリ
ード４１の一部分が露出している。その後、成形時に樹
脂の流出を防止するリードフレームのタイバーやフレー
ム部その他不要の部分を切断除去する。このようにして
モールド成形金型１０によって形成されたチップ１が被
覆されたパッケージ８は図９に示される。
型１０の下型１１及び上型１２を備えたモールド成形金
型１０に装着する（図７）。樹脂モールド成形金型１０
は、下型１１及び上型１２からなり、それぞれ下型キャ
ビティ１３及び上型キャビティ１４を備えている。この
両キャビティでリードフレーム３０を装着する凹部を形
成する。この凹部にチップ１、チップ搭載部２及びボン
ディングワイヤ７などが配置されるようにリードフレー
ム３０を下型１１及び上型１２に挟み込んでから、外部
より供給される、例えば、エポキシ樹脂などからなるモ
ールド樹脂８１を下型１１に彫り込まれたランナー１６
及びゲート１７を通して凹部に流し込みリードフレーム
３０に樹脂モールドからなるパッケージ８を形成する
（図８）。リードフレーム３０は、フレーム部も含めて
モールド樹脂８に被覆され、タイバー１９とアウターリ
ード４１の一部分が露出している。その後、成形時に樹
脂の流出を防止するリードフレームのタイバーやフレー
ム部その他不要の部分を切断除去する。このようにして
モールド成形金型１０によって形成されたチップ１が被
覆されたパッケージ８は図９に示される。
【００１５】パッケージ８のリードが導出される側面に
は、溝３１が形成されており、その中にパッケージ８内
部に埋め込まれているインナーリードに電気的に接続さ
れたアウターリード４１が配置されている。この溝３１
に導電電極２９を埋め込んで樹脂モールドされた半導体
装置が完成する（図１及び図２参照）。導電電極２９を
取り付けるには、まず、パッケージ８を半田に浸漬させ
る。溝２９内のアウタリード４１表面から半田が付着
し、堆積し、その後成形してパッケージ８表面と同じ平
坦な面を有する導電電極２９が形成される。銀粉末を含
む導電ペーストを溝３１に塗布し、硬化させてこの導電
電極を形成することもできる。しかし、導電ペーストを
利用する方法では、塗布量にばらつきが生じ易いので半
田を用いるほうが有利である。本発明の半導体装置は、
回路基板に対して垂直に取り付けることもできるが、図
１０に示す様に、回路基板９に装着する際に、積層する
場合（図１０（ａ））も平面的にマトリクス状に配置す
る場合（図１０（ｂ））も、いずれの場合にもリードが
パッケージより突出しないので、平面的にも空間的にも
実装密度を高めることができる。
は、溝３１が形成されており、その中にパッケージ８内
部に埋め込まれているインナーリードに電気的に接続さ
れたアウターリード４１が配置されている。この溝３１
に導電電極２９を埋め込んで樹脂モールドされた半導体
装置が完成する（図１及び図２参照）。導電電極２９を
取り付けるには、まず、パッケージ８を半田に浸漬させ
る。溝２９内のアウタリード４１表面から半田が付着
し、堆積し、その後成形してパッケージ８表面と同じ平
坦な面を有する導電電極２９が形成される。銀粉末を含
む導電ペーストを溝３１に塗布し、硬化させてこの導電
電極を形成することもできる。しかし、導電ペーストを
利用する方法では、塗布量にばらつきが生じ易いので半
田を用いるほうが有利である。本発明の半導体装置は、
回路基板に対して垂直に取り付けることもできるが、図
１０に示す様に、回路基板９に装着する際に、積層する
場合（図１０（ａ））も平面的にマトリクス状に配置す
る場合（図１０（ｂ））も、いずれの場合にもリードが
パッケージより突出しないので、平面的にも空間的にも
実装密度を高めることができる。
【００１６】本発明の半導体装置は、例えば、メモリカ
ードに組み込むべく回路基板に搭載した場合、パッケー
ジより突出してアウターリードは形成されていないの
で、従来よりパッケ−ジ間を近接させて配置でき、さら
に、チップ同士を積層することも容易になる。
ードに組み込むべく回路基板に搭載した場合、パッケー
ジより突出してアウターリードは形成されていないの
で、従来よりパッケ−ジ間を近接させて配置でき、さら
に、チップ同士を積層することも容易になる。
【００１７】
【発明の効果】本発明は、以上のような構成により、パ
ッケージ外のアウターリードを長く引き出す必要がなく
なって、リード曲りの問題が解消し、パッケージ表面に
露出したアウターリードで回路基板やチップ同士の半田
接続が可能になって、実装面積の縮小ができ、さらに、
新規な構造のモールド成形金型を用いることによって、
パッケージ表面に露出する導電電極がパッケージ表面と
同一の平坦な平面を形成するので、空間的な実装密度の
向上が期待できるようになった。
ッケージ外のアウターリードを長く引き出す必要がなく
なって、リード曲りの問題が解消し、パッケージ表面に
露出したアウターリードで回路基板やチップ同士の半田
接続が可能になって、実装面積の縮小ができ、さらに、
新規な構造のモールド成形金型を用いることによって、
パッケージ表面に露出する導電電極がパッケージ表面と
同一の平坦な平面を形成するので、空間的な実装密度の
向上が期待できるようになった。
【図１】本発明の実施例の半導体装置の斜視図。
【図２】図１の半導体装置の断面図。
【図３】本発明の実施例に用いるリードフレームの平面
図。
図。
【図４】図３のリードフレームに搭載されたチップの平
面図。
面図。
【図５】本発明の実施例に用いるモールド成形金型の平
面図。
面図。
【図６】図５の金型に装着したリードフレームの平面
図。
図。
【図７】リードフレームを装着した図５の金型の断面
図。
図。
【図８】図４のチップが樹脂モールドされているリード
フレームの平面図。
フレームの平面図。
【図９】図７の金型によりモールド成形されたパッケー
ジの斜視図。
ジの斜視図。
【図１０】本発明の樹脂モールド半導体装置を搭載した
回路基板の断面図及び平面図。
回路基板の断面図及び平面図。
【図１１】従来のモールド成形金型の断面図。
【図１２】回路基板に搭載した従来の半導体装置の断面
図。
図。
１ 半導体チップ ２ チップ搭載部 ３ 接着剤 ４ リード ５ リードのボンディング部 ６ チップの電極パッド ７ ボンディングワイヤ ８ モールド樹脂パッケージ ９ 回路基板 １０ 金型 １１ 下型 １２ 上型 １３ 下型キャビティ １４ 上型キャビティ １６ ランナー １７ ゲート １８ チップ搭載部支持体 １９ タイバー ２２ フレーム部 ２９ 導電部材 ３０ リードフレーム ３１ パッケージの溝 ３２ 金型の突起 ４１ アウターリード ４２ インナーリード ８１ モールド用樹脂
Claims (2)
- 【請求項１】 半導体チップと、 前記半導体チップを被覆し、側面に複数の溝部を有する
パッケージと、 前記半導体チップと電気的に接続され、前記パッケージ
によって被覆されているインナーリードと、 前記インナーリードと一体形成され、その表面の一部は
前記パッケージから前記溝部内に露出しているアウター
リードと、 前記溝部内に充填形成され、前記アウターリードと電気
的に接続している導電部材とを備え、 前記導電部材の表面は、前記パッケージの上面、下面及
び側面に連続して露出しており、かつ、前記パッケージ
の上面、下面及び側面の各面とはそれぞれ平坦な面を形
成していることを特徴とする半導体装置。 - 【請求項２】 インナーリードとこれと一体形成された
アウターリードとを有するリードフレームの前記インナ
ーリードと半導体チップとを電気的に接続する工程と、 前記半導体チップ及び前記インナーリードを樹脂モール
ドし、側面にアウターリードの端部を露出させ、かつ、
上面及び下面に達する溝部を有するパッケージを形成す
る工程と、 前記溝部に前記アウターリードと電気的に接続される導
電部材を充填形成する工程とを備え、 前記導電部材の表面は、前記パッケージの上面、下面及
び側面に連続して露出しており、かつ、前記パッケージ
の上面、下面及び側面の各面とはそれぞれ平坦な面を形
成していることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214821A JPH0758248A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214821A JPH0758248A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758248A true JPH0758248A (ja) | 1995-03-03 |
Family
ID=16662089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214821A Pending JPH0758248A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294132A (ja) * | 2007-05-23 | 2008-12-04 | Denso Corp | モールドパッケージおよびその製造方法 |
-
1993
- 1993-08-09 JP JP5214821A patent/JPH0758248A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294132A (ja) * | 2007-05-23 | 2008-12-04 | Denso Corp | モールドパッケージおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2875139B2 (ja) | 半導体装置の製造方法 | |
| US6537051B2 (en) | Encapsulation mold with a castellated inner surface | |
| US6410979B2 (en) | Ball-grid-array semiconductor device with protruding terminals | |
| US6630729B2 (en) | Low-profile semiconductor package with strengthening structure | |
| KR100226737B1 (ko) | 반도체소자 적층형 반도체 패키지 | |
| US6028356A (en) | Plastic-packaged semiconductor integrated circuit | |
| US6753599B2 (en) | Semiconductor package and mounting structure on substrate thereof and stack structure thereof | |
| JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
| US5929513A (en) | Semiconductor device and heat sink used therein | |
| US6670707B2 (en) | Integrated circuit chip | |
| US4278991A (en) | IC Package with heat sink and minimal cross-sectional area | |
| JPH11186481A (ja) | リードフレーム | |
| US20050062139A1 (en) | Reinforced die pad support structure | |
| JPH0758248A (ja) | 半導体装置及びその製造方法 | |
| JPH10256473A (ja) | 半導体装置 | |
| JP3495566B2 (ja) | 半導体装置 | |
| JP3136029B2 (ja) | 半導体装置 | |
| JPH06216492A (ja) | 電子装置 | |
| KR100221918B1 (ko) | 칩 스케일 패키지 | |
| KR200187482Y1 (ko) | 반도체 비지에이 패키지 | |
| JPS59121959A (ja) | 半導体装置及びその製造方法 | |
| JPH1126689A (ja) | 半導体装置 | |
| JPH08222687A (ja) | 半導体集積回路装置 | |
| JPH08264705A (ja) | 半導体装置及びそれを用いた実装構造及び実装方法 | |
| KR20010060872A (ko) | 반도체 칩 패키지와 그 제조 방법 |