JPH0758145A - 半導体チップ - Google Patents
半導体チップInfo
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- JPH0758145A JPH0758145A JP5202213A JP20221393A JPH0758145A JP H0758145 A JPH0758145 A JP H0758145A JP 5202213 A JP5202213 A JP 5202213A JP 20221393 A JP20221393 A JP 20221393A JP H0758145 A JPH0758145 A JP H0758145A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor chip
- terminals
- package
- bonding pads
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 機能が特定された接続端子の配列の異なった
２種以上のパッケージにもそのまま搭載し得る。 【構成】 ボンディングパッドが接続端子に接続された
状態でパッケージに搭載され得る半導体チップにおい
て、そのボンディングパッドは、機能が特定された接続
端子の配列の異なった２種以上のパッケージに対応して
複数配列され、これにより同一機能となるボンディング
パッドが互いに電気的に接続されている。
２種以上のパッケージにもそのまま搭載し得る。 【構成】 ボンディングパッドが接続端子に接続された
状態でパッケージに搭載され得る半導体チップにおい
て、そのボンディングパッドは、機能が特定された接続
端子の配列の異なった２種以上のパッケージに対応して
複数配列され、これにより同一機能となるボンディング
パッドが互いに電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップに係り、
特に、そのボンディングパッドの改良に関する。
特に、そのボンディングパッドの改良に関する。
【０００２】
【従来の技術】半導体チップは、外的な衝撃等から保護
するため、パッケージに収納されて使用されるのが通常
である。
するため、パッケージに収納されて使用されるのが通常
である。
【０００３】このため、半導体チップには、その内部に
組み込まれた半導体素子と電気的に接続されたボンディ
ングパッドを複数備えるとともに、パッケージにはこれ
らボンディングパッドとそれぞれ接続されるべく複数の
接続端子（たとえばリード端子）が備えられている。
組み込まれた半導体素子と電気的に接続されたボンディ
ングパッドを複数備えるとともに、パッケージにはこれ
らボンディングパッドとそれぞれ接続されるべく複数の
接続端子（たとえばリード端子）が備えられている。
【０００４】そして、半導体チップ上の各ボンディング
パッドは、該半導体チップの製造において、それぞれの
機能（電源供給端子、アース端子等）が特定され、これ
らの機能は各ボンディングパッドの配列における配置位
置によって認識される。
パッドは、該半導体チップの製造において、それぞれの
機能（電源供給端子、アース端子等）が特定され、これ
らの機能は各ボンディングパッドの配列における配置位
置によって認識される。
【０００５】このため、このような半導体チップを搭載
するパッケージの各接続端子の機能は、この接続端子に
接続されるポンディングパッドの機能によって特定され
ることになる。
するパッケージの各接続端子の機能は、この接続端子に
接続されるポンディングパッドの機能によって特定され
ることになる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された半導体チップは、その構成自身によっ
て、それが組み込まれるパッケージの各接続端子のそれ
ぞれの機能が特定されることから、該パッケージの各接
続端子（機能によって区別されるそれぞれの接続端子）
の配列を変更したい場合等においては半導体チップそれ
自体の構成を変更せざるを得ないものとなっていた。
うに構成された半導体チップは、その構成自身によっ
て、それが組み込まれるパッケージの各接続端子のそれ
ぞれの機能が特定されることから、該パッケージの各接
続端子（機能によって区別されるそれぞれの接続端子）
の配列を変更したい場合等においては半導体チップそれ
自体の構成を変更せざるを得ないものとなっていた。
【０００７】このように、同一の半導体チップを、接続
端子の配列が異なる別種のパッケージに組み込む必要性
としては、たとえばプリント基板上に形成された配線パ
ターンの制約上からそれぞれのパッケージ（半導体チッ
プが組み込まれている）を搭載しなければならない場合
がある。
端子の配列が異なる別種のパッケージに組み込む必要性
としては、たとえばプリント基板上に形成された配線パ
ターンの制約上からそれぞれのパッケージ（半導体チッ
プが組み込まれている）を搭載しなければならない場合
がある。
【０００８】また、プリント基板の配線パターンがユー
ザ側で予め定められており、このプリント基板にパッケ
ージ（半導体チップが組み込まれている）を搭載しなけ
ればならない場合がある。
ザ側で予め定められており、このプリント基板にパッケ
ージ（半導体チップが組み込まれている）を搭載しなけ
ればならない場合がある。
【０００９】したがって、機能が特定された接続端子の
配列の異なった２種以上のパッケージにもそのまま搭載
し得る半導体チップの出現が要望されるに到った。
配列の異なった２種以上のパッケージにもそのまま搭載
し得る半導体チップの出現が要望されるに到った。
【００１０】それ故、本発明はこのような事情に基づい
てなされたものであり、その目的とするところのもの
は、機能が特定された接続端子の配列の異なった２種以
上のパッケージにもそのまま搭載し得る半導体チップを
提供することにある。
てなされたものであり、その目的とするところのもの
は、機能が特定された接続端子の配列の異なった２種以
上のパッケージにもそのまま搭載し得る半導体チップを
提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、ボンディングパッド
が接続端子に接続された状態でパッケージに搭載され得
る半導体チップにおいて、そのボンディングパッドは、
機能が特定された接続端子の配列の異なった２種以上の
パッケージに対応して複数配列され、これにより同一機
能となるボンディングパッドが互いに電気的に接続され
ていることを特徴とするものである。
るために、本発明は、基本的には、ボンディングパッド
が接続端子に接続された状態でパッケージに搭載され得
る半導体チップにおいて、そのボンディングパッドは、
機能が特定された接続端子の配列の異なった２種以上の
パッケージに対応して複数配列され、これにより同一機
能となるボンディングパッドが互いに電気的に接続され
ていることを特徴とするものである。
【００１２】
【作用】このように構成した半導体チップは、そのボン
ディングパッドが、予め搭載されると判明されている２
種以上のパッケージ、すなわち機能が特定された接続端
子の配列の異なった各パッケージに対応して複数配列さ
れたものとなっている。
ディングパッドが、予め搭載されると判明されている２
種以上のパッケージ、すなわち機能が特定された接続端
子の配列の異なった各パッケージに対応して複数配列さ
れたものとなっている。
【００１３】このため、該半導体チップを前記各パッケ
ージのいずれに搭載しても、そのボンディングパツドは
それと接続されるべくパッケージの接続端子に対応して
配列されていることになり、該接続端子との接続を行う
ことができるようになる。
ージのいずれに搭載しても、そのボンディングパツドは
それと接続されるべくパッケージの接続端子に対応して
配列されていることになり、該接続端子との接続を行う
ことができるようになる。
【００１４】なお、この場合において、同一機能を有す
るポンデングパッドが複数存在することになるが、これ
らは互いに電気的に接続されていることから、選択され
るパッケージに対してそれらのうちの一のみを使用する
ことになっても特に問題となることはない。
るポンデングパッドが複数存在することになるが、これ
らは互いに電気的に接続されていることから、選択され
るパッケージに対してそれらのうちの一のみを使用する
ことになっても特に問題となることはない。
【００１５】
【実施例】図２は、本発明による半導体チップが組み込
まれるパッケージの一実施例を示す平面図である。ま
た、図３は図２のIII−III線における断面図である。
まれるパッケージの一実施例を示す平面図である。ま
た、図３は図２のIII−III線における断面図である。
【００１６】各図は、いわゆるテープキャリア方式によ
って形成される半導体装置である。まず、ＬＳＩからな
る半導体チップ１があり、この半導体チップ１の主表面
の周辺にはボンディングパッドが配列されている。
って形成される半導体装置である。まず、ＬＳＩからな
る半導体チップ１があり、この半導体チップ１の主表面
の周辺にはボンディングパッドが配列されている。
【００１７】この実施例では、このボンディングパッド
に特徴があり、これについての詳細は後に図１を用いて
詳述する。
に特徴があり、これについての詳細は後に図１を用いて
詳述する。
【００１８】図示されていないが、このボンディングパ
ッドは半導体チップの主表面に形成されている配線層を
介してＬＳＩを構成する各半導体素子に接続されてい
る。
ッドは半導体チップの主表面に形成されている配線層を
介してＬＳＩを構成する各半導体素子に接続されてい
る。
【００１９】この半導体チップ１は、両脇にスプロケッ
トホール２が形成されているフィルム３の中央に形成さ
れたデバィス孔４内に位置付けられている。
トホール２が形成されているフィルム３の中央に形成さ
れたデバィス孔４内に位置付けられている。
【００２０】該フィルム３の主表面には、該デバィス孔
４内に若干突出して前記孔の周辺に並設された複数の金
属層をそれぞれ先端部（インナーリード）５Ａとする配
線層５が形成されており、これら配線層５はそれぞれ延
在した後、その後端部（アウターリード）５Ｂが該フィ
ルム３の両脇にそれぞれ並設されて位置づけられてい
る。
４内に若干突出して前記孔の周辺に並設された複数の金
属層をそれぞれ先端部（インナーリード）５Ａとする配
線層５が形成されており、これら配線層５はそれぞれ延
在した後、その後端部（アウターリード）５Ｂが該フィ
ルム３の両脇にそれぞれ並設されて位置づけられてい
る。
【００２１】ここで、前記半導体チップ１の各ボンディ
ングパッドのそれぞれは、対応する前記配線層５の先端
部（インナーリード）５Ａとそれぞれボンディングされ
ている。
ングパッドのそれぞれは、対応する前記配線層５の先端
部（インナーリード）５Ａとそれぞれボンディングされ
ている。
【００２２】また、このボンディングは、図示されたフ
ィルム３の裏側に配置された半導体チップ１に対してな
され、その後において、該半導体チップ１は該フィルム
の裏側から塗布される合成樹脂材（図２中、半導体チッ
プ１とデバィス孔４の間に存在し、図３では符号１０で
示している）によってその裏面が封止されている。
ィルム３の裏側に配置された半導体チップ１に対してな
され、その後において、該半導体チップ１は該フィルム
の裏側から塗布される合成樹脂材（図２中、半導体チッ
プ１とデバィス孔４の間に存在し、図３では符号１０で
示している）によってその裏面が封止されている。
【００２３】さらには、配線層５の後端部のうち、フィ
ルムの一方の脇側に位置づけられたアウターリード群
は、フィルム３に形成されたテープ穴６に跨って形成さ
れている。
ルムの一方の脇側に位置づけられたアウターリード群
は、フィルム３に形成されたテープ穴６に跨って形成さ
れている。
【００２４】この理由は、このテープ穴６を介して図示
しないプリント基板の端子群とボンディングがなされよ
うになっているものであり、このことから、このプリン
ト基板と他方のアウターリード群に接続される他のプリ
ント基板は、フィルム３の面に対して異なる方向から接
続がなされるようになっている。
しないプリント基板の端子群とボンディングがなされよ
うになっているものであり、このことから、このプリン
ト基板と他方のアウターリード群に接続される他のプリ
ント基板は、フィルム３の面に対して異なる方向から接
続がなされるようになっている。
【００２５】なお、同図において、パッケージ内に半導
体チップが組み込まれた半導体装置は、図中点線で示す
個所で切断されて使用され、この結果、接続端子の外方
に形成され製造工程の際に利用されるテストパッド７等
は除去されることになる。
体チップが組み込まれた半導体装置は、図中点線で示す
個所で切断されて使用され、この結果、接続端子の外方
に形成され製造工程の際に利用されるテストパッド７等
は除去されることになる。
【００２６】図１は、上記半導体チップ１の主表面に形
成されているボンディングパッドの一実施例を示した平
面図である。
成されているボンディングパッドの一実施例を示した平
面図である。
【００２７】同図において、右側から並設されているボ
ンディングパッド１０は、それぞれ順次、データＢ端子
１０Ａ、データＡ端子１０Ｂ、ＶＤＤ端子１０Ｃ、モー
ド端子１０Ｄ、シフト端子１０Ｅ、モード端子１０Ｆ、
クロック端子１０Ｇ、ＧＮＤ端子１０Ｈ、クロック端子
１０Ｉ、ＶＤＤ端子１０Ｊ、……、となっている。
ンディングパッド１０は、それぞれ順次、データＢ端子
１０Ａ、データＡ端子１０Ｂ、ＶＤＤ端子１０Ｃ、モー
ド端子１０Ｄ、シフト端子１０Ｅ、モード端子１０Ｆ、
クロック端子１０Ｇ、ＧＮＤ端子１０Ｈ、クロック端子
１０Ｉ、ＶＤＤ端子１０Ｊ、……、となっている。
【００２８】ここで、他の端子はそれぞれ１個であるに
も拘らず、モード端子１０Ｄ，１０Ｆ、クロック端子１
０Ｇ，１０Ｉはそれぞれ２個形成されている。そして、
それぞれの各モード端子１０Ｄ，１０Ｆは配線層１５を
介して互いに電気的に接続され、また、各クロック端子
１０Ｇ，１０Ｉも配線層１６を介して互いに電気的に接
続されている。
も拘らず、モード端子１０Ｄ，１０Ｆ、クロック端子１
０Ｇ，１０Ｉはそれぞれ２個形成されている。そして、
それぞれの各モード端子１０Ｄ，１０Ｆは配線層１５を
介して互いに電気的に接続され、また、各クロック端子
１０Ｇ，１０Ｉも配線層１６を介して互いに電気的に接
続されている。
【００２９】そして、このよう構成からなる半導体チッ
ブをパッケージに組み込んだ際の平面図を図４図に示し
ている。この場合のパッケージの接続端子群は、同図に
示すように、右側から順次、データＢ端子２０Ａ、デー
タＡ端子２０Ｂ、ＶＤＤ端子２０Ｃ、モード端子２０
Ｄ、シフト端子２０Ｅ、ＧＮＤ端子２０Ｆ、クロック端
子２０Ｇ、ＶＤＤ端子２０Ｈ、……、となっている。
ブをパッケージに組み込んだ際の平面図を図４図に示し
ている。この場合のパッケージの接続端子群は、同図に
示すように、右側から順次、データＢ端子２０Ａ、デー
タＡ端子２０Ｂ、ＶＤＤ端子２０Ｃ、モード端子２０
Ｄ、シフト端子２０Ｅ、ＧＮＤ端子２０Ｆ、クロック端
子２０Ｇ、ＶＤＤ端子２０Ｈ、……、となっている。
【００３０】ここで、パッケージにおけるこれらの各端
子は、半導体チップ１の各ボンディングパッドに対して
それらの機能が対応して配置されており、それらの接続
ができるようになる。
子は、半導体チップ１の各ボンディングパッドに対して
それらの機能が対応して配置されており、それらの接続
ができるようになる。
【００３１】この場合、半導体チップ１上のモード端
子、クロック端子のそれぞれ一方１０Ｆ，１０Ｇは使用
されることはない（パッケージの接続端子と接続される
ことはない）が、特に問題となることはない。
子、クロック端子のそれぞれ一方１０Ｆ，１０Ｇは使用
されることはない（パッケージの接続端子と接続される
ことはない）が、特に問題となることはない。
【００３２】図５は、前記半導体チップ１を図４と異な
るパッケージに組み込んだ場合を示す平面図である。こ
の場合のパッケージの接続端子群は、同図に示すよう
に、右側から順次、データＢ端子３０Ａ、データＡ端子
３０Ｂ、ＶＤＤ端子３０Ｃ、シフト端子３０Ｄ、モード
端子３０Ｅ、クロック端子３０Ｆ、ＧＮＤ端子３０Ｇ、
ＶＤＤ端子３０Ｈ、……、となっている。
るパッケージに組み込んだ場合を示す平面図である。こ
の場合のパッケージの接続端子群は、同図に示すよう
に、右側から順次、データＢ端子３０Ａ、データＡ端子
３０Ｂ、ＶＤＤ端子３０Ｃ、シフト端子３０Ｄ、モード
端子３０Ｅ、クロック端子３０Ｆ、ＧＮＤ端子３０Ｇ、
ＶＤＤ端子３０Ｈ、……、となっている。
【００３３】ここで、パッケージにおけるこれらの各端
子は、半導体チップ１の各ボンディングパッドに対して
それらの機能が対応して配置されており、この場合にお
いてもそれらの接続ができるようになる。
子は、半導体チップ１の各ボンディングパッドに対して
それらの機能が対応して配置されており、この場合にお
いてもそれらの接続ができるようになる。
【００３４】この場合、半導体チップ１上のモード端
子、クロック端子のそれぞれ一方１０Ｆ，１０Ｉは使用
されることはない（パッケージの接続端子と接続される
ことはない）が、特に問題となることはない。
子、クロック端子のそれぞれ一方１０Ｆ，１０Ｉは使用
されることはない（パッケージの接続端子と接続される
ことはない）が、特に問題となることはない。
【００３５】このように構成した半導体チップ１は、そ
のボンディングパッド１０が、予め搭載されると判明さ
れている２種以上のパッケージ、すなわち機能が特定さ
れた接続端子の配列の異なった各パッケージに対応して
複数配列されたものとなっている。
のボンディングパッド１０が、予め搭載されると判明さ
れている２種以上のパッケージ、すなわち機能が特定さ
れた接続端子の配列の異なった各パッケージに対応して
複数配列されたものとなっている。
【００３６】このため、該半導体チップ１を前記各パッ
ケージのいずれに搭載しても、そのボンディングパツド
１０はそれと接続されるべくパッケージの接続端子に対
応して配列されていることになり、該接続端子との接続
を行うことができるようになる。
ケージのいずれに搭載しても、そのボンディングパツド
１０はそれと接続されるべくパッケージの接続端子に対
応して配列されていることになり、該接続端子との接続
を行うことができるようになる。
【００３７】なお、この場合において、同一機能を有す
るポンデングパッド１０が複数存在することになるが、
これらは互いに電気的に接続されていることから、選択
されるパッケージに対してそれらのうちの一のみを使用
することになっても特に問題となることはない。
るポンデングパッド１０が複数存在することになるが、
これらは互いに電気的に接続されていることから、選択
されるパッケージに対してそれらのうちの一のみを使用
することになっても特に問題となることはない。
【００３８】上述した実施例では、半導体チップ１が組
み込まれるパッケージは、フィルムと合成樹脂からなる
ものであるが、このような構成に限定されることはな
く、たとえばいわゆるデュアルライン型と称されるパッ
ケージにおいても適用される。
み込まれるパッケージは、フィルムと合成樹脂からなる
ものであるが、このような構成に限定されることはな
く、たとえばいわゆるデュアルライン型と称されるパッ
ケージにおいても適用される。
【００３９】
【発明の効果】以上説明したことから明らかなように、
本発明による半導体チップによれば、機能が特定された
接続端子の配列の異なった２種以上のパッケージにもそ
のまま搭載できるようになる。
本発明による半導体チップによれば、機能が特定された
接続端子の配列の異なった２種以上のパッケージにもそ
のまま搭載できるようになる。
【図１】本発明による半導体チップの一実施例を示す要
部平面図である。
部平面図である。
【図２】本発明による半導体チップが組み込まれた半導
体の一実施例を示す平面図である。
体の一実施例を示す平面図である。
【図３】図２のIII−III線における断面図である。
【図４】本発明による半導体チップのパッケージに組み
込む場合の一態様を示す平面図である。
込む場合の一態様を示す平面図である。
【図５】本発明による半導体チップのパッケージに組み
込む場合の他の態様を示す平面図である。
込む場合の他の態様を示す平面図である。
１ 半導体チップ ５Ｂ アウタリード（接続端子） １０ ボンディングパッド
Claims (1)
- 【請求項１】 ボンディングパッドが接続端子に接続さ
れた状態でパッケージに搭載され得る半導体チップにお
いて、 そのボンディングパッドは、機能が特定された接続端子
の配列の異なった２種以上のパッケージに対応して複数
配列され、これにより同一機能となるボンディングパッ
ドが互いに電気的に接続されていることを特徴とする半
導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202213A JPH0758145A (ja) | 1993-08-16 | 1993-08-16 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202213A JPH0758145A (ja) | 1993-08-16 | 1993-08-16 | 半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758145A true JPH0758145A (ja) | 1995-03-03 |
Family
ID=16453838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202213A Pending JPH0758145A (ja) | 1993-08-16 | 1993-08-16 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
-
1993
- 1993-08-16 JP JP5202213A patent/JPH0758145A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
| JP4618598B2 (ja) * | 2005-06-01 | 2011-01-26 | エルピーダメモリ株式会社 | 半導体装置 |
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