JPH0757346A - Ｖｔｒのマイコンサーボ系におけるモータ起動回路 - Google Patents
Ｖｔｒのマイコンサーボ系におけるモータ起動回路Info
- Publication number
- JPH0757346A JPH0757346A JP5203229A JP20322993A JPH0757346A JP H0757346 A JPH0757346 A JP H0757346A JP 5203229 A JP5203229 A JP 5203229A JP 20322993 A JP20322993 A JP 20322993A JP H0757346 A JPH0757346 A JP H0757346A
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Abstract
(57)【要約】
【目的】ＶＴＲのマイコンサーボ系において、起動信号
をソフトウエアで見にいく必要がないようにしたモータ
起動回路を提供する。 【構成】モータ６からのＦＧパルスが入る度にフリーラ
ンカウンタ１の出力をラッチするインプットキャプチャ
レジスタ２の引き続く２つのラッチデータ間の時間を演
算するＣＰＵ３と、ＣＰＵの演算出力に基いてＰＷＭ信
号を出力するＰＷＭ回路４と、ＰＷＭ回路４の出力に基
いてモータを駆動するドライバ回路５とでモータの速度
制御が行なわれる。このモータの起動は、フリーランカ
ウンタ１がＦＧパルスの周期よりも充分長い時間に対応
する所定のカウント値を超えると、オーバーフローフラ
グを出力するとともにＦＧパルスによってリセットされ
るオーバーフローフラグ発生回路９と、オーバーフロー
フラグ発生回路９の出力をＣＰＵを介することなくドラ
イバ回路５に前記モータの起動信号として与える手段と
によって行なわれる。
をソフトウエアで見にいく必要がないようにしたモータ
起動回路を提供する。 【構成】モータ６からのＦＧパルスが入る度にフリーラ
ンカウンタ１の出力をラッチするインプットキャプチャ
レジスタ２の引き続く２つのラッチデータ間の時間を演
算するＣＰＵ３と、ＣＰＵの演算出力に基いてＰＷＭ信
号を出力するＰＷＭ回路４と、ＰＷＭ回路４の出力に基
いてモータを駆動するドライバ回路５とでモータの速度
制御が行なわれる。このモータの起動は、フリーランカ
ウンタ１がＦＧパルスの周期よりも充分長い時間に対応
する所定のカウント値を超えると、オーバーフローフラ
グを出力するとともにＦＧパルスによってリセットされ
るオーバーフローフラグ発生回路９と、オーバーフロー
フラグ発生回路９の出力をＣＰＵを介することなくドラ
イバ回路５に前記モータの起動信号として与える手段と
によって行なわれる。
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲ（ビデオテープレ
コーダ）における速度サーボ系におけるモータ起動回路
に関するものである。
コーダ）における速度サーボ系におけるモータ起動回路
に関するものである。
【０００２】
【従来の技術】ＶＴＲにおいては、ヘッドドラムを駆動
するモータやキャプスタンを駆動するモータ等の速度制
御をマイクロコンピュータ（以下「マイコン」という）
を使用して行なうものが主流になってきている。図３は
このような従来例をヘッドサーボ系に関して示してい
る。同図において、モータ３６の速度制御は次のように
して行なわれる。まず、クロックＣＬＫをカウントする
フリーランカウンタ３１の出力をインプットキャプチャ
レジスタ３２でモータ側からのＦＧパルスが入る度にラ
ッチする。
するモータやキャプスタンを駆動するモータ等の速度制
御をマイクロコンピュータ（以下「マイコン」という）
を使用して行なうものが主流になってきている。図３は
このような従来例をヘッドサーボ系に関して示してい
る。同図において、モータ３６の速度制御は次のように
して行なわれる。まず、クロックＣＬＫをカウントする
フリーランカウンタ３１の出力をインプットキャプチャ
レジスタ３２でモータ側からのＦＧパルスが入る度にラ
ッチする。
【０００３】そして、引き続く２つのラッチデータ間の
時間をＣＰＵ３３で求めるとともに基準値と比較して、
その差を計算する。ＰＷＭ発生回路３４では、このＣＰ
Ｕ３３の演算結果のデータに基いてＰＷＭ（パルス幅変
調）信号を出力する。このＰＷＭ信号は、抵抗Ｒとコン
デンサＣから成る平滑回路で平滑された後、ドライバ回
路３５に与えられる。３７はＦＧパルスを増幅するパル
ス増幅器である。
時間をＣＰＵ３３で求めるとともに基準値と比較して、
その差を計算する。ＰＷＭ発生回路３４では、このＣＰ
Ｕ３３の演算結果のデータに基いてＰＷＭ（パルス幅変
調）信号を出力する。このＰＷＭ信号は、抵抗Ｒとコン
デンサＣから成る平滑回路で平滑された後、ドライバ回
路３５に与えられる。３７はＦＧパルスを増幅するパル
ス増幅器である。
【０００４】このような速度制御動作が行なわれる前
に、モータ３６は起動されなければならないが、この起
動は、タイマー３８→オーバーフローフラグ発生回路３
９→ＣＰＵ３３→ＰＷＭ発生回路３４→ドライバ回路３
５→モータ３６の経路を通して行なわれる。
に、モータ３６は起動されなければならないが、この起
動は、タイマー３８→オーバーフローフラグ発生回路３
９→ＣＰＵ３３→ＰＷＭ発生回路３４→ドライバ回路３
５→モータ３６の経路を通して行なわれる。
【０００５】ＶＴＲに電源が入った時点ではフリーラン
カウンタ３１は動作するが、モータ３６は停止している
ので、ＦＧパルスは発生せず、従って、インプットキャ
プチャレジスタ３２はラッチ動作をしない。また、ＣＰ
ＵはＦＧパルスによって割り込みがかかって速度制御に
関する動作を行なうようになっているので、ＦＧパルス
が入力されない状態下では上記の演算を行なわない。一
方、タイマー３８はフリーランカウンタ３１が所定のカ
ウント値を超えるのを監視しており、フリーランカウン
タ３１のカウント値が、その所定値を超えると、オーバ
ーフローフラグ発生回路３９をトリガーする。これによ
ってオーバーフローフラグ発生回路３９からオーバーフ
ローフラグが発生される。このフラグはＣＰＵ３３で処
理され、それに基いて、ＰＷＭ回路３３から起動パルス
が出力される。この起動パルスはドライバ回路３５を通
してモータ３６の起動に供される。
カウンタ３１は動作するが、モータ３６は停止している
ので、ＦＧパルスは発生せず、従って、インプットキャ
プチャレジスタ３２はラッチ動作をしない。また、ＣＰ
ＵはＦＧパルスによって割り込みがかかって速度制御に
関する動作を行なうようになっているので、ＦＧパルス
が入力されない状態下では上記の演算を行なわない。一
方、タイマー３８はフリーランカウンタ３１が所定のカ
ウント値を超えるのを監視しており、フリーランカウン
タ３１のカウント値が、その所定値を超えると、オーバ
ーフローフラグ発生回路３９をトリガーする。これによ
ってオーバーフローフラグ発生回路３９からオーバーフ
ローフラグが発生される。このフラグはＣＰＵ３３で処
理され、それに基いて、ＰＷＭ回路３３から起動パルス
が出力される。この起動パルスはドライバ回路３５を通
してモータ３６の起動に供される。
【０００６】このようにして、モータ３６が起動する
と、ＦＧパルスがタイマー３８に印加されて該タイマー
３８をリセットする。それに伴って、オーバーフローフ
ラグ発生回路３９の出力（オーバーフローフラグ）もリ
セットされる。一方、フリーランカウンタ３２はＦＧパ
ルスの入力によってラッチ動作を行ない、ＣＰＵ３３も
ＦＧパルスによって割り込みがかかり、上述した速度制
御に関する動作を遂行する。
と、ＦＧパルスがタイマー３８に印加されて該タイマー
３８をリセットする。それに伴って、オーバーフローフ
ラグ発生回路３９の出力（オーバーフローフラグ）もリ
セットされる。一方、フリーランカウンタ３２はＦＧパ
ルスの入力によってラッチ動作を行ない、ＣＰＵ３３も
ＦＧパルスによって割り込みがかかり、上述した速度制
御に関する動作を遂行する。
【０００７】
【発明が解決しようとする課題】上記従来例では、ＣＰ
Ｕ３３は速度制御とは別の起動用プログラムを必要と
し、しかもその起動用プログラムはモータ停止時におい
ても絶えず起動信号（オーバーフローフラグ）の入力が
あったか否かを見にいくという動作を必要とするので、
ＣＰＵ３３並びにソフトウエア上の負担が大きいという
欠点があった。
Ｕ３３は速度制御とは別の起動用プログラムを必要と
し、しかもその起動用プログラムはモータ停止時におい
ても絶えず起動信号（オーバーフローフラグ）の入力が
あったか否かを見にいくという動作を必要とするので、
ＣＰＵ３３並びにソフトウエア上の負担が大きいという
欠点があった。
【０００８】本発明はこのような点に鑑みなされたもの
であって、ＶＴＲのマイコンサーボ系において、起動信
号をソフトウエアで見にいく必要がないようにしたモー
タ起動回路を提供することを目的とする。
であって、ＶＴＲのマイコンサーボ系において、起動信
号をソフトウエアで見にいく必要がないようにしたモー
タ起動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め本発明のモータ起動回路では、クロックをカウントす
るフリーランカウンタと、モータからのＦＧパルスが入
る度に前記フリーランカウンタの出力をラッチするイン
プットキャプチャレジスタと、前記インプットキャプチ
ャレジスタの引き続く２つのラッチデータ間の時間を演
算するＣＰＵと、前記ＣＰＵの演算出力に基いてＰＷＭ
信号を出力するＰＷＭ回路と、前記ＰＷＭ回路の出力に
基いてモータを駆動するドライバ回路と、前記フリーラ
ンカウンタがＦＧパルスの周期よりも充分長い時間に対
応する所定のカウント値を超えると、オーバーフローフ
ラグを出力するとともにＦＧパルスによってリセットさ
れるオーバーフローフラグ発生回路と、前記オーバーフ
ローフラグ発生回路の出力をＣＰＵを介することなく前
記ドライバ回路に前記モータの起動信号として与える手
段と、から成っている。
め本発明のモータ起動回路では、クロックをカウントす
るフリーランカウンタと、モータからのＦＧパルスが入
る度に前記フリーランカウンタの出力をラッチするイン
プットキャプチャレジスタと、前記インプットキャプチ
ャレジスタの引き続く２つのラッチデータ間の時間を演
算するＣＰＵと、前記ＣＰＵの演算出力に基いてＰＷＭ
信号を出力するＰＷＭ回路と、前記ＰＷＭ回路の出力に
基いてモータを駆動するドライバ回路と、前記フリーラ
ンカウンタがＦＧパルスの周期よりも充分長い時間に対
応する所定のカウント値を超えると、オーバーフローフ
ラグを出力するとともにＦＧパルスによってリセットさ
れるオーバーフローフラグ発生回路と、前記オーバーフ
ローフラグ発生回路の出力をＣＰＵを介することなく前
記ドライバ回路に前記モータの起動信号として与える手
段と、から成っている。
【００１０】
【作用】ＶＴＲの電源スイッチがＯＮされてフリーラン
カウンタが動作し、そのカウント値が所定の値を超える
と、オーバーフローフラグが発生され、このオーバーフ
ローフラグがＣＰＵを介することなく、直接ドライバ回
路に与えられ、このオーバーフローフラグによってモー
タが起動される。従って、ＣＰＵは起動用のプログラム
が不要となり、起動信号（オーバーフローフラグ）の入
力を見にいく必要がなくなる。モータが起動すると、Ｆ
Ｇパルスが発生し、オーバーフローフラグはリセットさ
れる。一方、ＦＧパルスの発生によってインプットキャ
プチャレジスタやＣＰＵが速度制御動作に入る。
カウンタが動作し、そのカウント値が所定の値を超える
と、オーバーフローフラグが発生され、このオーバーフ
ローフラグがＣＰＵを介することなく、直接ドライバ回
路に与えられ、このオーバーフローフラグによってモー
タが起動される。従って、ＣＰＵは起動用のプログラム
が不要となり、起動信号（オーバーフローフラグ）の入
力を見にいく必要がなくなる。モータが起動すると、Ｆ
Ｇパルスが発生し、オーバーフローフラグはリセットさ
れる。一方、ＦＧパルスの発生によってインプットキャ
プチャレジスタやＣＰＵが速度制御動作に入る。
【００１１】
【実施例】以下本発明を図面に従って説明する。本発明
を実施した図１において、１はクロックＣＬＫをカウン
トするフリーランカウンタであり、その出力はインプッ
トキャプチャレジスタ２とタイマー８に与えられる。イ
ンプットキャプチャレジスタ２はＦＧパルスの入力の度
にフリーランカウンタ１の出力をラッチする。３はＣＰ
Ｕであり、前記インプットキャプチャレジスタ２の引き
続く２つのラッチデータをＤ1、Ｄ2、基準値をＤとする
と、（Ｄ2−Ｄ1）−Ｄなる演算を行ない、その演算結果
をＰＷＭ回路４へ与える。
を実施した図１において、１はクロックＣＬＫをカウン
トするフリーランカウンタであり、その出力はインプッ
トキャプチャレジスタ２とタイマー８に与えられる。イ
ンプットキャプチャレジスタ２はＦＧパルスの入力の度
にフリーランカウンタ１の出力をラッチする。３はＣＰ
Ｕであり、前記インプットキャプチャレジスタ２の引き
続く２つのラッチデータをＤ1、Ｄ2、基準値をＤとする
と、（Ｄ2−Ｄ1）−Ｄなる演算を行ない、その演算結果
をＰＷＭ回路４へ与える。
【００１２】ＰＷＭ回路４はＣＰＵ３から与えられたデ
ータに基いてＰＷＭ信号を出力する。この出力はＯＲ回
路１０を介してドライバ回路５へ与えられ、モータ６を
ドライブする。尚、ＰＷＭ信号がドライバ回路５に入力
される前に抵抗Ｒ1とコンデンサＣ1より成る平滑回路１
１で平滑される。
ータに基いてＰＷＭ信号を出力する。この出力はＯＲ回
路１０を介してドライバ回路５へ与えられ、モータ６を
ドライブする。尚、ＰＷＭ信号がドライバ回路５に入力
される前に抵抗Ｒ1とコンデンサＣ1より成る平滑回路１
１で平滑される。
【００１３】モータ６が回転していない状態（停止状
態）では、インプットキャプチャレジスタ２、ＣＰＵ
３、ＰＷＭ回路４は上述の動作を行なわない。このモー
タ６が停止している状態からの起動はフリーランカウン
タ１が所定のカウント値（この値はモータ回転時のＦＧ
パルスの閾値より充分長い時間に対応する値に選ばれて
いる）を超えたときにタイマー８がオーバーフローフラ
グ発生回路９をトリガーすることによってオーバーフロ
ーフラグ発生回路９から生じるオーバーフローフラグに
よって行なわれる。この場合、オーバーフローフラグは
ＯＲ回路１０を介してＩＣ（マイコン）１３の出力端子
１２へ与えられる。このオーバーフローフラグは平滑回
路１１を通してドライバ回路５へ与えられ、モータ６の
起動に供せられる。
態）では、インプットキャプチャレジスタ２、ＣＰＵ
３、ＰＷＭ回路４は上述の動作を行なわない。このモー
タ６が停止している状態からの起動はフリーランカウン
タ１が所定のカウント値（この値はモータ回転時のＦＧ
パルスの閾値より充分長い時間に対応する値に選ばれて
いる）を超えたときにタイマー８がオーバーフローフラ
グ発生回路９をトリガーすることによってオーバーフロ
ーフラグ発生回路９から生じるオーバーフローフラグに
よって行なわれる。この場合、オーバーフローフラグは
ＯＲ回路１０を介してＩＣ（マイコン）１３の出力端子
１２へ与えられる。このオーバーフローフラグは平滑回
路１１を通してドライバ回路５へ与えられ、モータ６の
起動に供せられる。
【００１４】モータ６が起動すると、ＦＧパルスが発生
してインプットキャプチャレジスタ２、ＣＰＵ３が動作
を開始する。一方、ＦＧパルスはタイマー８をリセット
するので、オーバーフローフラグ発生回路９もリセット
され、オーバーフローフラグはリセットされる。図２の
（ａ）はオーバーフローフラグを示しており、フリーラ
ンカウンタ１が所定のカウント値を超えたことによりタ
イマー８によりオーバーフローフラグ発生回路９がトリ
ガーされてＴ1でハイレベルに立ち上がり、ＦＧパルス
によりＴ2でリセットされてローレベルに立ち下がる。
図２の（ｂ）はＴ1よりも遅れて発生するＰＷＭ信号を
示している。
してインプットキャプチャレジスタ２、ＣＰＵ３が動作
を開始する。一方、ＦＧパルスはタイマー８をリセット
するので、オーバーフローフラグ発生回路９もリセット
され、オーバーフローフラグはリセットされる。図２の
（ａ）はオーバーフローフラグを示しており、フリーラ
ンカウンタ１が所定のカウント値を超えたことによりタ
イマー８によりオーバーフローフラグ発生回路９がトリ
ガーされてＴ1でハイレベルに立ち上がり、ＦＧパルス
によりＴ2でリセットされてローレベルに立ち下がる。
図２の（ｂ）はＴ1よりも遅れて発生するＰＷＭ信号を
示している。
【００１５】このように本実施例ではオーバーフローフ
ラグをＣＰＵを介さずにに直接ドライバ回路５に与えて
モータ６を起動するようにしているので、ＣＰＵ３に対
し起動プログラムは不要であり、ＣＰＵはモータ６の起
動に関与しないことになる。
ラグをＣＰＵを介さずにに直接ドライバ回路５に与えて
モータ６を起動するようにしているので、ＣＰＵ３に対
し起動プログラムは不要であり、ＣＰＵはモータ６の起
動に関与しないことになる。
【００１６】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵは起動用のプログラムが不要となり、起動信号（オ
ーバーフローフラグ）の入力を見にいく必要がなくな
る。このため、ソフト上の負担が軽減される。
ＰＵは起動用のプログラムが不要となり、起動信号（オ
ーバーフローフラグ）の入力を見にいく必要がなくな
る。このため、ソフト上の負担が軽減される。
【図１】本発明を実施したマイコンサーボ系のモータ起
動回路を示す図。
動回路を示す図。
【図２】その動作説明用の信号波形図。
【図３】従来のマイコンサーボ系のモータ起動回路を示
す図。
す図。
１ フリランカウンタ ２ インプットキャプチャレジスタ ３ ＣＰＵ ４ ＰＷＭ回路 ５ ドライバ回路 ６ モータ ８ タイマー ９ オーバーフローフラグ発生回路 １２ 出力端子 １３ ＩＣ（マイコン）
Claims (2)
- 【請求項１】クロックをカウントするフリーランカウン
タと、 モータからのＦＧパルスが入る度に前記フリーランカウ
ンタの出力をラッチするインプットキャプチャレジスタ
と、 前記インプットキャプチャレジスタの引き続く２つのラ
ッチデータ間の時間を演算するＣＰＵと、 前記ＣＰＵの演算出力に基いてＰＷＭ信号を出力するＰ
ＷＭ回路と、 前記ＰＷＭ回路の出力に基いてモータを駆動するドライ
バ回路と、 前記フリーランカウンタがＦＧパルスの周期よりも充分
長い時間に対応する所定のカウント値を超えると、オー
バーフローフラグを出力するとともにＦＧパルスによっ
てリセットされるオーバーフローフラグ発生回路と、 前記オーバーフローフラグ発生回路の出力をＣＰＵを介
することなく前記ドライバ回路に前記モータの起動信号
として与える手段と、 から成るＶＴＲのサーボ系におけるモータ起動回路。 - 【請求項２】クロックをカウントするフリーランカウン
タと、 外部パルスの入力により前記フリーランカウンタの出力
をラッチするラッチ回路と、 前記ラッチ回路からのデータを演算し、その演算結果を
出力するＣＰＵと、 前記ＣＰＵの出力に基いてＰＷＭ信号を出力端子に出力
するＰＷＭ回路と、 前記フリーランカウンタが所定のカウント値に至ると、
オーバーフローフラグを出力するとともに該オーバーフ
ローフラグを前記ＣＰＵを介することなく前記出力端子
へ出力するオーバーフローフラグ発生手段と、 から成る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203229A JP2742371B2 (ja) | 1993-08-17 | 1993-08-17 | Ｖｔｒのマイコンサーボ系におけるモータ起動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203229A JP2742371B2 (ja) | 1993-08-17 | 1993-08-17 | Ｖｔｒのマイコンサーボ系におけるモータ起動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757346A true JPH0757346A (ja) | 1995-03-03 |
| JP2742371B2 JP2742371B2 (ja) | 1998-04-22 |
Family
ID=16470593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203229A Expired - Fee Related JP2742371B2 (ja) | 1993-08-17 | 1993-08-17 | Ｖｔｒのマイコンサーボ系におけるモータ起動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742371B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4912511B2 (ja) * | 2010-03-16 | 2012-04-11 | 三菱電機株式会社 | 速度検出装置 |
-
1993
- 1993-08-17 JP JP5203229A patent/JP2742371B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4912511B2 (ja) * | 2010-03-16 | 2012-04-11 | 三菱電機株式会社 | 速度検出装置 |
| US9151772B2 (en) | 2010-03-16 | 2015-10-06 | Mitsubishi Electric Corporation | Speed detection device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2742371B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |