JPH0752612B2

JPH0752612B2 - Ｄｃ電力スイツチ回路

Info

Publication number: JPH0752612B2
Application number: JP60119897A
Authority: JP
Inventors: ジヨージ・ケイ・ウツドワース
Original assignee: インタ−ナショナルビジネスマシ−ンズコ−ポレ−ション
Priority date: 1984-10-31
Filing date: 1985-06-04
Publication date: 1995-06-05
Anticipated expiration: 2010-06-05
Also published as: JPS61109230A; DE3580448D1; EP0179982A2; EP0179982B1; US4598330A; EP0179982A3

Description

【発明の詳細な説明】 A. 産業上の利用分野本発明は、DC電力スイツチ回路に係り、更に具体的に云
えば、能動的な消弧回路を有するDC電力スイツチ回路に
係る。

B. 開示の概要本発明は、回路網に於けるリレーに於て消弧を行つて、
負荷をDC電源に接続する、DC電力スイツチ回路を提供す
る。そのDC電力スイツチ回路は、以下に述べる如く、リ
レー、SCR素子、FET素子、及びタイマを含む。常態に於
て開放されている上記リレーは、一方の端部が回路の制
御入力端子に接続され、他方の端部がSCR素子の制御ゲ
ートに接続された付勢コイルを有している。該SCR素子
は、上記負荷と上記DC電源との間に接続された主要電流
路を有し、第１遅延期間の間、上記負荷と上記DC電源と
の間に電流を流して、上記リレーの両接点間の電位差を
減少させ、上記リレーの両接点が閉鎖されるときに消弧
作用を与える。FET素子は、上記負荷と上記DC電源との
間に接続された主要電流路、及びタイマに接続された制
御ゲートを有する。上記タイマは、上記回路の制御入力
端子に接続された制御入力を有し、上記制御入力端子に
於けるオフ信号に応答して、第２遅延期間の間、上記FE
T素子の上記制御ゲートをターン・オンさせ、上記リレ
ーの両接点間に分路を設けて、それらが開放されるとき
に消弧作用を与える。このようにして、リレーの接点が
開放されるとき及び閉鎖されるときの両方に於て、リレ
ーがアークから保護される。

C. 従来技術従来、リレーの如き小さなスイツチ素子を用いて、高電
圧のDC電力を制御することが必要とされている。しか
し、その必要性を充たす場合の１つの問題は、リレーの
接点が開放又は閉鎖されるとき、接点のはずみ又は接点
の開放により電流が遮断されて生じる放電によつて加熱
が生じ、電極がバーン・アウト（焼損）及び侵食され
て、リレーの接点が溶接及び破壊されてしまうことであ
る。このような又は同様な問題を解決するために、従来
多くの試みが成されている。例えば、米国特許第425053
1号明細書は、誘導スパイクを制限するためにスイツチ
・トランジスタの電源電極に分路接続されたバリスタを
用いている、スイツチのアークを防ぐ回路を開示してい
る。この方法の１つの欠点は、そのリレーが実際に電力
を制御しておらず、電力スイツチ・トランジスタに制御
信号を供給していることである。電力スイツチ・トラン
ジスタは、今日要求される高電力スイツチ条件を取扱う
ことができない。消弧の問題を解決しようとする他の方
法として、米国特許第3912941号明細書は、DC回路に於
けるアークを減少させるための分離回路を開示してい
る。その回路は、コレクタ及びエミツタが電源及び負荷
と直列に接続され、ベースが抵抗ゲート回路を経てスイ
ツチに接続されている、トランジスタを用いている。こ
の場合にも、負荷から分離されている、トランジスタ・
スイツチをスイツチさせる接点の消弧は行われない。更
に、負荷電流がトランジスタ・スイツチによつて制限さ
れる。消弧の問題の解決を試みるもう１つの方法とし
て、米国特許第3184619号明細書は、接点雑音抑圧器を
開示している。接点が開放されるとき、電源により供給
された負電位が負荷回路から分離される。しかし、接点
のはずみの消弧は行われず、その装置は、接点の誤つた
閉鎖又は、はずみが負荷に与える影響を減少させるよう
に働くだけであり、大きなDC電力のスイツチングに関連
する消弧を行うためには役立たない。その開示された回
路は、基本的には、常態に於て閉鎖されている接点のた
めのパルス拡張器であり、効果的に消弧を行わない。更
に、その回路のタイミングは、抵抗により制御されて、
比較的遅く、接点のはずみの影響を無効にするために迅
速に回復することができない。更にもう１つの方法とし
て、米国特許第3075124号明細書は、電源と保護される
べき接点との間に直列に接続された、接点保護回路を開
示している。その保護回路は、能動素子を経てすべての
電力を流さねばならず、従つて接点を開放させる際の消
弧は殆どあり得ない。それは、電荷が能動素子に蓄積さ
れ、従つて極めて低い電力レベルでなければ、接点のエ
ネルギを減少させることができないためである。

米国特許第3504233号明細書は、AC遮断器に分路を設け
るために、一対の逆に接続されたSCR素子を開示してい
る。それらのSCR素子のゲートは、遮断器の接点に直接
接続されている。接点にアークが生じる間、SCR素子が
導通する（AC電流の特定の半サイクルに応じて）。その
回路は、動作させるためにAC電流を必要とし、それらの
SCR素子が遮断器に流れる電流を分流させた後に、それ
らのSCR素子をターン・オフさせる唯一の方法は、電源
電圧が零を通るようにすることであり、それはDC電源の
場合に於ては生じず、AC電源の場合に於てのみ生じる。
上記回路は、DC電源には役に立たない。米国特許第3639
808号明細書に於て開示されている同様な技術も同様な
限界を有している。

米国特許第3555353号明細書は、ACリレー・スイツチが
閉鎖されるときに消弧を行うためにTRIACがターン・オ
ンされるように、該ACリレー・スイツチを制御するリレ
ー・コイルに直接接続されたゲート電極を有している、
TRIACを開示している。TRIACは、接点が開放される前、
初めにオフ状態であるため、スイツチが開放されると
き、該スイツチは保護されない。更に、その回路はDC電
源の場合は役に立たず、この場合も、TRIACは、AC電源
の場合に於てのみ得られる、電源電圧の零の通過がない
と、ターン・オフしない。

米国特許第3474293号明細書は、スイツチが開放される
ときのみ保護し、閉鎖されるときは保護しない、もう１
つのTRIAC消弧回路を開示している。この場合も、その
回路はDC電源の場合には役に立たず、そのTRIACも、AC
電源が零を通過するときにターン・オンされねばならな
い。

要するに、従来技術は、いずれも、DC電流回路をスイツ
チさせる場合の消弧の問題を適切に解決することができ
ない。

D. 発明が解決しようとする問題点本発明の目的は、DC電流をスイツチさせる機械的接点の
開閉中に効果的に消弧し、従来技術の場合よりも大きな
DC電流を取扱うことができる、改良された能動的な消弧
回路を有するDC電力スイツチ回路を提供することであ
る。

E. 問題点を解決するための手段本発明は、DC電源に負荷を接続するためのDC電力スイツ
チ回路に於て、制御入力端子に接続された一方の端部と他方の端部とを
有する付勢コイルと、一方の接点が上記負荷に接続さ
れ、他方の接点が上記DC電源に接続され、上記制御入力
端子に於けるオン信号に応答して所定の機械的遅延時間
後に開放状態から閉鎖状態になる一対のスイッチ接点と
を有する、常態に於て開放されているリレーと、上記負
荷と上記DC電源との間に接続された主要電流路と、上記
付勢コイルの他方の端部に接続された制御ゲートとを有
し、上記機械的遅延時間の間に上記負荷と上記DC電源と
の間に電流を流して、上記リレーの両接点間の電位差を
減少させ、上記リレーの両接点が閉鎖されるときに消弧
作用を与えるSCR素子と、上記負荷と上記DC電源との間
に接続された主要電流路と、制御ゲートとを有するFET
素子と、上記制御入力端子に接続された制御入力及び上
記FET素子の上記制御ゲートに接続された出力を有し、
上記制御入力端子に於けるオフ信号に応答して所定の遅
延時間後に上記FET素子をオフさせ、上記所定の遅延時
間の間に上記FET素子を通じて上記負荷と上記DC電源と
の間に電流を流して、上記リレーの両接点間の電位差を
減少させ、上記所定の遅延時間の間に上記リレーの両接
点が開放されるときに消弧作用を与えるためのタイマー
と、を有することを特徴とするDC電力スイッチ回路を提
供する。

従つて、本発明は、リレーの接点が開放されるとき及び
閉鎖されるときの両方に於て、リレーをアークから保護
する。

F. 実施例第１図は、本発明のDC電力スイツチ回路の機能ブロツク
図である。この回路の目的は、リレーをバーン・アウト
させず且つオペレータの安全を確保して、多量のDC電流
をスイツチさせることである。第１図の機能ブロツク図
は、２つの主要な部分、即ち低電圧部分２及び高電圧部
分４に分けられる。低電圧部分２は、低電圧制御入力信
号を低電圧制御入力端子E12及びE17の間に受取り、エネ
ーブル信号を光結合器U2に供給する、低電圧の制御回路
である。高電圧部分４は、光結合器U2から上記信号を受
取り、高電圧電源入力端子J1−A1及びJ1−A3に加えられ
た高電圧DC電流のスイツチ機能を行う、高電圧の電力ス
イツチ回路である。

第２図は第2A図と第2B図との関係を示す図であり、第2A
図及び第2B図は、第１図のDC電力スイツチ回路をより詳
細に示す回路図である。第2A図及び第2B図の回路は、高
電力DC電流のスイツチ回路をスイツチさせるように設計
されている。高電力DC電流は、高電圧を伴い、例えば、
有る典型的な適用例に於て、155ボルト及び20アンペア
の装置は300アンペアに昇るサージを生じることがあ
る。本発明の目的は、スイツチ動作の間、及び電流が持
続して流れている間に、そのような大電流を最小限の電
力消費でスイツチさせることである。電力消費を最小限
に抑えることは、回路が発生する熱量を減少させ、又効
率を改善して、動作のコストを下げるために必要であ
る。

低電圧制御部分２は、安定したターン・オン状態が得ら
れるように制御入力端子E12及びE17に加えられた入力を
モニタすることによつて、高電圧部分４を制御し、動作
させる。低電圧制御入力端子E12及びE17の間の通常の電
位差は、例えば、26ボルトである。上記の高電圧部分４
を制御及び動作させる他、上記低電圧部分２は、ターン
・オン及びターン・オフの両位相の間、制御回路がタイ
ムリー且つ完全な逐次動作を行うように、遅延を与え
る、短サイクルの制御回路を与える。これは、破裂故障
を生じることなく通常の動作が行われるように、上記回
路により与えられるすべての機能を予測可能な逐次動作
で生ぜしめるために必要であることが解つた。低電圧部
分２は、低電圧部分２と高電圧部分４との間の制御及び
電気的分離の両方を行う光結合器U2によつて、高電圧部
分４に接続されている。これは、オペレータ及び装置を
保護する。高電圧部分４は、高電圧レベル検出回路12及
び他の幾つかの制御機能を有する。高電圧部分４は、電
源の振幅が適切に維持されていることを確認するために
端子J1−A1及びJ1−A3に於ける高電圧入力をモニタする
他、光結合器U2がターン・オン状態の信号を適切に出力
したことを確認し、これらの２つのモニタ信号の両方が
消弧回路10に於ける高電圧リレーK2をスイツチさせる。

高電圧リレーK2及び消弧回路10は、端子J1−A1及びJ1−
A3に接続されたDC電源への負荷の接続又は分離を行うと
ともに、リレーK2の接点K2−A1/A2の開閉中にそれらの
接点の間に生じるアークを消弧する。これは、接点K2−
A1/A2間の電圧が極めて低くなつた瞬間にリレーK2をス
イツチさせることによつて行われる。通常、DC動作に於
ては、電源電圧が零の点を通過せず、従つてリレーK2の
リレー接点が電源への負荷の遮断又は接続を安全に行う
ことができる安全な状況を得るために、そのような零の
点を人為的に発生させる必要がある。

第2A図及び第2B図の回路に於けるもう１つの安全機構と
して、１組の安全リレーK1の接点K1−A1/A2及びK1−C1/
C2が、負荷端子J1−A2及びJ1−A4とDC電力スイツチ回路
の他の部分との間に更に設けられている。それらの安全
リレー接点は、アークから保護されておらず、DC電力ス
イツチ回路がターン・オフされるとき、負荷を分離する
だけである。従つて、ソリツド・ステート消弧回路内の
漏洩が、例えば装置を操作中のオペレータに負荷を経て
流れることはない。

第2A図及び第2B図の低電圧制御部分２に於て、低電圧レ
ベル検出回路６は、有効なターン・オン入力信号が入力
端子E12及びE17に加えられたことを確認する。開示され
ている特定の適用例に於ては、低電圧ターン・オン入力
信号は通常26ボルトである。回路を適切に動作させるた
めには、その26ボルトの入力が、例えば、少くとも最低
18ボルトの振幅を有すること、及びその振幅が低電圧部
分２を制御不可能にするように変動しないことを確認す
る必要がある。この制御は、第2A図及び第2B図の比較器
U3A及びU3Bを用いて行われる。比較器U3A及びU3Bは、ス
イツチ・トランジスタQ6を導通させて、低電圧制御部分
２の他の部分に制御電圧を供給させる。端子E12及びE17
の間の制御電圧入力信号が充分な大きさを有していない
場合、又は充分に長い期間の間、適切な大きさに留まつ
ていない場合には、低電圧制御回路２はスタート・アツ
プを生ぜしめず、スイツチ・トランジスタQ6がターン・
オンされない。この適用例に於て、通常の動作を行わせ
るためには、端子E12及びE17に於ける制御電圧入力が18
ボルト以上であつて、充分に長い期間の間、その大きさ
に留まつていなければならない。数ミリ秒の短い遅延の
後、スイツチ・トランジスタQ6が通常ターン・オンされ
る。従つて、26ボルトの信号がスイツチ・トランジスタ
Q6を経てリレーK1の接点K1−B1にスイツチされる。低電
圧リレーK1の付勢コイルは、26ボルトの線から電圧が供
給されており、該リレーへの電圧が該リレーを閉鎖させ
る充分な大きさになると（通常は18ボルト以下）ターン
・オンして、リレーK1の３組のすべての接点K1−A1/A
2、K1−B1/B2、及びK1−C1/C2をスイツチさせる。

低電圧リレーK1の接点K1−B1/B2の接続は、リレーK1の
閉鎖を確認するために用いられる。リレーK1が閉鎖され
ていない場合には、それは接点K1−B1/B2の開放によつ
て検出され、接点B1/B2の開放は、接点K1−A1/A2及び接
点K1−C1/C2も閉鎖されておらず、制御回路の他の部分
に接続されていないことを示す。この状況に於て、有効
なターン・オン動作が開始される前に、保護されていな
いリレーK1の接点K1−A1及びK1−C1を経て、電力が出力
端子J1−A2及びJ1−A4に加えられないことが確認され
る。約８乃至10ミリ秒の後、リレーK1が実際に閉鎖され
ると、該リレーK1の接点K1−B1/B2の閉鎖によつて、26
ボルトが低電圧回路２の他の部分、即ちタイミング回路
８へ供給される。タイミング回路８は、更に遅延を与え
る、２つの比較器U3C及びU3Dを含む。リレーK1がターン
・オンすると、光結合器U2が付勢される前に、タイミン
グ回路８によつてタイミング・シーケンスが与えられ、
リレーK1が閉鎖されてから15ミリ秒後に光結合器U2がタ
ーン・オンする。リレーK1が閉鎖されて、26ボルトの入
力信号が何らかの理由で15ミリ秒よりも長い期間の間失
われたような場合には、光結合器U2がターン・オフさ
れ、最低１秒間オフ状態に保たれる。この１秒間の遅延
は、低電圧部分２及び高電圧部分４に於けるすべての他
の電気的構成素子及び電気機械的リレーがそれらの休止
位置に戻り、予測可能な点から再開始可能であるように
する。

光結合器を動作させるために、適当な電圧が、トランジ
スタQ6、リレーK1、及び低電圧部分２のタイミング回路
８の他の部分を経て、該光結合器U2に、充分に長い時間
間隔の間、加えられると、該光結合器U2がターン・オン
して、高電圧部分４に動作信号を供給する。光結合器U2
は、高電圧部分４への電圧の分離及び制御を行う。

高電圧部分４に於て、高電圧は、端子J1−A1及びJ1−A3
に供給される。端子J1−A1からの高電圧は、適切な電圧
の極性が維持されるように、ノードE5及びダイオードCR
1を通される。それから、該高電圧は、その高電圧の源
から安定した24ボルトの電圧源が得られるように、ノー
ドE1、E2及びE3に接続されているトランジスタQ101に供
給される。この安定な24ボルトの電圧源は、高電圧部分
４に於ける制御回路の他の部分に電力を供給する。

光結合器U2の出力は比較器U1Aの一方の出力に加えら
れ、その電圧の振幅が、端子J1−A1及びJ1−A3に加えら
れた高電圧の大きさから得られた電圧の振幅と比較され
る。抵抗R1、R7及びR19により構成された抵抗分割器
が、比較器U1Aへの負の入力に基準電圧を加え、該基準
電圧は、端子J1−A1及びJ1−A3に加えられた高電圧の大
きさに比例する。従つて、端子J1−A1及びJ1−A3に加え
られた高電圧が通常の値から変化した場合には、光結合
器U2が高電圧部分４に動作信号を供給しても、比較器U1
Aは動作せず、従つてリレーK2をターン・オンさせる動
作信号を供給しない。

低電圧部分２は、高電圧のターン・オン及びターン・オ
フの迅速なサイクルを除くために、連続的なターン・オ
ン・サイクルを最低１秒間生ぜしめない、タイミング回
路８を含んでいる。しかしながら、ターン・オン・サイ
クルが完了した後、高電圧部分４に於ける比較器U1B
は、完全な動作を可能にするために、最小のオン状態の
期間を与える。これは、キャパシタC5及び抵抗R25を用
いて行われ、それらは、チヤージされたとき、比較器U1
A及びU1Bの出力に於てトランジスタQ1のベースに加えら
れた動作信号を維持する。従つて、ターン・オン・サイ
クルが、１ミリ秒程度の短い期間の間であつても、開始
されたときには、完全なターン・オン・シーケンスが確
実に行われるように、上記ターン・オン・サイクルが少
くとも最低30乃至50ミリ秒間経続される。トランジスタ
Q1がターン・オンすると、24ボルトの動作信号がノード
E3からトランジスタQ4のベースに加えられる。これは、
HexfetトランジスタQ103及びQ104に動作信号を供給す
る。

HexfetトランジスタQ103及びQ104は、充分な電流を流す
ことができるよう並列に接続されている２つの素子とし
て示されている。HexfetトランジスタQ103及びQ104をタ
ーン・オフさせるために、トランジスタQ2は、それらの
２つのHexfetトランジスタのゲートに電圧を加える。こ
れは、ノードE9に於ける電圧が実際に上昇していること
を確認するために、短い遅延の後に行われ、又静的な又
はノイズのスパイクによる影響を最小限にするためにも
行われる。トランジスタQ2がターン・オンされて、Hexf
etトランジスタQ103及びQ104のゲートに電圧を供給する
と、それらのHexfetトランジスタQ103及びQ104が導通す
る。ツエナー・ダイオードCR101は、Hexfetトランジス
タのゲートに加えられる動作信号のための電圧調整機能
を与える。トランジスタQ1は、トランジスタQ4のベース
に電圧を供給する。トランジスタQ4は、抵抗R5及び抵抗
分割器R22を経て供給される電圧によりターン・オンさ
れる、リレー駆動器である。トランジスタQ4がターン・
オンすると、そのコレクタが低電圧レベルになり、ノー
ドE7の電位を低下させる。その結果、一対のトランジス
タQ3及びQ102がターン・オンする。一対のトランジスタ
Q3及びQ102は、略24ミリアンペアの電流がリレーK2のコ
イルを経て流れるようにする、電流制御動作を行う。そ
の理由は、端子J1−A1及びJ1−A3に100乃至200ボルトの
電圧が加えられる場合、該リレーのコイルを経て流れる
略24ミリアンペアの電流の値が、過熱を防ぐ充分に低い
電力消費を生じるためである。本質的には、一対のトラ
ンジスタQ3及びQ102は、実質的に24ミリアンペアの電流
しか、リレーK2のコイルを経て流れないようにする、電
流制限機能を果す。この電流の量は、リレーK2をターン
・オンさせるために充分であり、しかもコイルをバーン
・アウトさせる程多過ぎない。

トランジスタQ4が一対のトランジスタQ3及びQ102をター
ン・オンさせるとき、リレーK2にコイル電流が供給され
る。これは、接点K2−A1及びK2−A2の閉鎖を開始させ
る。この閉鎖は、略５乃至10ミリ秒を要する。又、リレ
ーK2のコイルへ流れる電流は、SCR素子のSCR101のゲー
トへも流れる。SCR素子SCR101のゲートには、24ミリア
ンペアのリレー電流が供給され、従つて該SCR素子は１
マイクロ秒以下でターン・オンされる。

高電圧部分４及び低電圧部分２に関して上に述べた動作
のシーケンスは、次に述べる如き効果を有している。回
路全体が動作のシーケンスを保証する。リレーK2のコイ
ルを流れる電流は、本来の機械的遅延により、接点K2−
A1及びK2−A2を最低５乃至10ミリ秒の間ターン・オンさ
せない。しかしながら、SCR素子SCR101は殆ど瞬間的に
ターン・オンする。SCR素子SCR101は、リレーK2の接点K
2−A1及びK2−A3に電流を効果的に分流させて、リレーK
2が極めて大きな突入電流を取扱うことができるように
する。本適用例に於ては、出力端子J1−A2及びJ1−A4に
接続されている負荷の容量特性のために、300アンペア
もの大きな突入電流が生じる可能性がある。この短期間
の電流は、SCR素子SCR101によつて取扱われる。５乃至1
0ミリ秒の期間の後、リレーK2の接点が閉鎖される。そ
れから、電流が、高電圧端子J1−A1から、負荷そしてリ
レーK2の接点A1及びA2を経て、他方の高電圧端子J1−A3
へと、低抵抗及び低電力消費の経路を流れる。

リレーK2は、大電流を取扱うための主要な素子である。
接点K1−A1/A2及びK1−C1/C2に於ける２つの低電圧のリ
レー接点が閉鎖された後、155ボルトの全電圧がリレーK
2の接点A1及びA3に於て下降する。SCR素子SCR101がター
ン・オンすると、負荷を経て端子J1−A4から端子J1−A3
へと電流が流れる。この電流径路はリレーK2に分路を設
けるので、リレー接点K2−A1/A2は、アークを生じるこ
となく閉鎖されることができる。リレー接点K2−A1/A2
が閉鎖されると、SCR素子SCR101及びリレーK2の両方が
並列に接続されて、負荷電流を流す。このとき、リレー
K2が本来的に低抵抗であることにより、リレー接点K2−
A1/A2に於ける電圧降下が極めて小さいので、該リレーK
2、従つてSCR素子SCR101に於ける電位は１ボルト以下の
大きさであり、該SCR素子の陰極−陽極の径路を流れる
電流の量は実質的に零である。しかしながら、リレーK2
のコイルがトランジスタQ102からの電流により付勢され
ている間は、ゲート電流がSCR素子SCR101に供給されて
おり、従つてSCR素子は導通している。

SCR素子SCR101が導通し始めて、リレーK2の接点A1/A2が
閉鎖された後、その回路はスイツチ・オンされたものと
考えられる。SCR素子SCR101のターン・オンとリレーK2
の接点A1/A2の閉鎖との間の短い時間間隔に於て、高電
圧部分４の比較器U1C及びU1Dを駆動する容量によるタイ
ミングの遅延は、HexfetトランジスタQ103及びQ104のゲ
ートにターン・オン信号を供給している。Hexfet素子
は、シーケンスに於て第３の径路を供給する。初めに、
SCR素子SCR101がターン・オンし、二番目にHexfetトラ
ンジスタQ103及びQ104がターン・オンし、三番目にリレ
ーK2の接点A1/A2がターン・オンする。従つて、負荷電
流のために３つの並列な径路が設けられているが、実際
に於ては、回路が完全にオン状態のとき、全電流がリレ
ーK2の接点A1及びA2を経て流れる。それらの３つの径路
は、次に述べる如き理由で設けられている。

回路が完全に動作して、負荷に電力を加えている間に、
高電圧が瞬間的に遮断されるような場合、リレーK2の接
点A1/A2は、それらが機械的に分離する前に５ミリ秒迄
の間、動作を継続する。高電圧がオン状態に戻ると直ち
に、一対のトランジスタQ3及びQ102はターン・オンされ
ているので、ゲート電流が連続的にSCR素子SCR101に供
給される。高電圧が数ミリ秒乃至数十ミリ秒のより長い
時間間隔の間遮断されるような場合でも、光結合器U2が
ターン・オンされていれば、殆どすぐにSCR素子SCR101
がターン・オンされる。従つて、リレーK2は、何ら問題
を生じることなく、再閉鎖される。又、リレーK2が開放
される間、光結合器U2が低電圧部分２によりターン・オ
フされた場合、又は端子J1−A1及びJ1−A3に於ける高電
力入力が略100ボルト以下に低下して比較器U1Aがターン
・オフされた場合、回路の動作は順次的にターン・オフ
される。そのターン・オフは、次に述べる如く生じる。

一対のトランジスタQ3及びQ102がターン・オフすると、
SCR素子SCR101のゲートへの電流が殆ど即座に遮断され
る。この時点に於て、SCR素子の陰極−陽極の径路に何
ら電圧降下が生じず、又SCR素子のゲートに何らゲート
電流が供給されていないので、SCR素子SCR101は、実質
的にターン・オフする。しかしながら、リレーK2の接点
A1/A2は、未だ約５乃至10ミリ秒間、閉鎖されている。
一対のHexfetトランジスタQ103及びQ104には、電荷が蓄
積されたキヤパシタC8からのゲート電位が未だ供給され
ている。それらのHexfetトランジスタのゲートに必要と
される電流は殆ど零であり、これは、ゲートに蓄積され
た電荷が、回路への電源が遮断されても、その動作を維
持することができるという有用な利点を与えるので、有
用な特性である。リレーK2の接点A1/A2が開放され始め
る。この時点に於て、HexfetトランジスタQ103及びQ104
がターン・オフする迄に、略30ミリ秒の遅延が生じる。
それらの２つの並列なHexfetトランジスタは、リレーK2
の接点A1/A2が完全に分離する迄、該リレーK2の接点A1/
A2及びSCR素子SCR101を経て流れる負荷電流を効果的に
分流させる。その結果、その時点に於て全電流がHexfet
Q103及びQ104を経て流れるので、回路が適切に動作す
る。これは、リレーK2の接点A1/A2が開放されていると
き、該接点に於ける電圧を最小限にして、不要なアーク
の発生を防ぐ。リレーK2の接点A1/A2がこの動作のシー
ケンスに於て開放されているとき、該接点に於ける有効
電圧は僅か数ボルトである。この期間の間、Hexfetトラ
ンジスタQ103及びQ104が導通しているので、SCR素子SCR
101はその陰極−陽極の径路に於て大きな電圧の変化を
生じず、従つて導通状態に励起されない。

略30ミリ秒の後、比較器U1C及びU1Dは、２つのHexfetト
ランジスタQ103及びQ104のゲートの電位を接地電位にク
ランプすることにより、それらのゲートをターン・オフ
させる。これは、HexfetトランジスタQ103及びQ104のゲ
ート上の電荷の除去を助ける抵抗R26を経て行われる。H
exfetトランジスタのゲート上の電荷の除去の速度は、
それらのHexfetトランジスタが徐々にターン・オフする
ように設定された、指数的減衰速度で行われる。この徐
々に生じるターン・オフは、そのターン・オフ動作中に
生じることがある大きな電圧変化により、SCR素子SCR10
1が自然に励起しないようにする。HexfetトランジスタQ
103及びQ104のゲート上の電圧が低下するに従つて、そ
れらのHexfetトランジスタの導通も低下し、その結果、
負荷素子を経て流れる電流のターン・オフが滑らかに且
つ規則的に行われる。従つて、上述の如き回路の動作に
より、２つのHexfetトランジスタは最終的に約30ミリ秒
の後にターン・オフする。

第３図は、第2A図及び第2B図の回路をターン・オンさせ
る場合の動作のシーケンスを示すタイミング図である。
波形Ａは、SCR素子SCR101の陰極−陽極の径路を経て流
れる電流を表わしている。波形Ｂは、リレーK2の接点A1
/A2を経て流れる電流を表わしている。波形Ｃは、一対
のHexfetトランジスタQ103及びQ104を経て流れる電流を
表わしている。第３図から理解される如く、SCR素子が
ターン・オンするときは、殆どの負荷電流が該素子を経
て取扱われる。これは、負荷の容量特性による突入電流
又はスパイクを含む。しばらくして、Hexfetトランジス
タがターン・オンする。それから、約５乃至10ミリ秒後
に、リレー接点が閉鎖される。理解される如く、リレー
K2の接点A1/A2が最後に閉鎖され、従つて該接点は、導
通しているSCR素子の順方向の電圧降下だけの極めて小
さい電圧でスイツチされる。従つて、リレーK2は、その
接点が閉鎖されるとき、アークを生じない。

第４図は、回路をターン・オフさせる場合の動作のシー
ケンスを示すタイミング図である。波形Ａは、SCR素子S
CR101を経て流れる電流を表わしている。波形Ｂは、リ
レーK2の接点A1/A2を経て流れる電流を表わしている。
波形Ｃは、HexfetトランジスタQ103及びQ104を流れる電
流を表わしている。ターン・オフ・サイクルに於て、初
めにターン・オフする素子はSCR素子である。SCR素子が
確実に非導通状態に留まるように、SCR素子のゲートは
零に低下されねばならない。SCR素子は、閉鎖されて、
該SCR素子の陰極−陽極の径路に分路を形成し、負荷電
流が該SCR素子をバイパスするようにする、リレーK2の
接点A1/A2により、非導通状態にされる。SCR素子の陰極
−陽極の経路を経て電流は流れず、該SCR素子にゲート
電圧も加えられないので、SCR素子はターン・オフす
る。リレーK2の接点A1/A2が開放されるためには、リレ
ーK2はコイル電流により生じる磁界を失わねばならず、
それと同時にリレーK2はSCR素子からゲート電流を徐か
ねばならない。SCR素子は、一対のトランジスタQ3及びQ
102がターン・オフすると直ちに、実質的に非動作状態
にされる。リレーK2の接点A1/A2は、第４図の波形Ｂに
より示されている如く、その機械的遅延の後に開放され
る。その機械的遅延は、該リレーの機械的設計の関数で
ある。リレーK2がその接点を開放するときの該リレーの
遅延は、予測可能な動作のシーケンスを与えるので、回
路に於て有利に働く。第４図の波形Ｃに於て、Hexfetト
ランジスタQ103及びQ104は、それらのゲート上に蓄積さ
れた電荷により導通状態に保たれ、制御電圧の１つ又は
それ以上が失われても、Hexfetトランジスタの動作は略
30ミリ秒間保証される。この期間は、リレーK2の開秒に
於てアークが何ら生じないようにするために充分な距離
だけ、該リレーの接点A1/A2を分離させるために必要な
期間と重なる。

もう１つの安全対策として、リレーK1の接点が負荷電流
を遮断することがないように、リレーK1の開放を、Hexf
etトランジスタQ103及びQ104が導通を停止した後、500
ミリ秒間遅延させることができる。

上述の如く、スイツチ・リレーが開放及び閉鎖の両方に
於てアークを生じないようにして、高電圧及び大電流の
電源のスイツチを可能にする、改良されたDCスイツチ回
路が得られる。

負荷に加えられる大電力をスイツチさせるリレーの消弧
を効果的に行うためには、リレーK2、SCR素子SCR101、
並びにHexfetトランジスタQ103及びQ104について、所定
のシーケンスの動作が行われねばならない。

消弧回路10をターン・オンさせるとき、リレーK2の接点
が閉鎖される前に、SCR素子SCR101をターン・オンさせ
ることが重要である。HexfetトランジスタQ103及びQ104
のソース／ドレイン径路には有る程度抵抗があるのでリ
レーの接点が比較的近接する期間の間、それらのトラン
ジスタに大きすぎる電流を加えないことが重要である。
そのような電流が加えられると、接点に於て電圧のスパ
イクが生じて、防ぐべきアークが生じる可能性がある。
SCR素子CCR101がターン・オンされた後迄、Hexfetトラ
ンジスタQ103及びQ104のターン・オンを遅延させる、も
う１つの理由は、しばしば、負荷が容量特性を有し、又
は少くとも初めに皮相インピーダンスを有し、その結果
負荷に電力を印加し始めるときに突入電流が生じること
である。それらの大電流がHexfetトランジスタQ103及び
Q104のソース／ドレイン径路を経て流れると、そのソー
ス／ドレイン径路に於ける本来の抵抗により50ボルト程
度又はそれ以上の電圧が生じる。又、Hexfetトランジス
タが突入電流を流すときに消費する電力はそれらのトラ
ンジスタ自体を破壊する可能性がある。従つて、SCR素
子SCR101がターン・オンする迄、HexfetトランジスタQ1
03及びQ104のスイツチ・オンを遅延させることが重要で
ある。

回路のターン・オン動作は、次に述べる如く行われる。
線22は、２つの状態、即ち＋24V又は0Vを入力する入力
制御線である。0Vは消弧回路10のオフ状態であり、＋24
Vはオン状態である。線22は、抵抗R5を経て、NPNバイポ
ーラ・トランジスタQ4のベースに接続されている。トラ
ンジスタQ4は、接地電位と、PNPバイポーラ・トランジ
スタQ3及びQ102より成る電流制御回路20との間に接続さ
れた、コレクタ−エミツタ径路を有する。電流制御回路
20は、トランジスタQ4が導通すると、ターン・オンす
る。従つて、正に上昇する24Vの動作信号が線22に加え
られると、電流が、電流制御回路20から、リレーK2のコ
イル及びSCR素子SCR101の直列に接続されたゲート電極
に供給され始める。このときのSCR素子SCR101のスイツ
チ・オンに於ける遅延は僅かである。正に上昇する信号
が線22に加えられると同時に、SCR素子SCR101が導通し
て、該SCR素子に直列に接続されている負荷に電流が流
れ始める。

リレーK2は、実質的には、電流制御回路20及び接地電位
の間に直列に接続された誘導コイルと、固有の慣性を有
する、スプリングでバイアスされた電機子とより成る機
械的素子である。強磁性であり、リレーのコイルに近接
している電機子は、該コイルに電流が流れると、該コイ
ルの方へ引寄せられる。電機子の機械的動作が、リレー
K2の接点A1/A2を相互に引寄せる。リレーK2の接点A1/A2
を閉鎖させるために要する時間間隔は、一般的には、初
めに電流をコイルに加える瞬間から、５乃至10ミリ秒程
度である。従つて、接点A1/A2が電気的に接続されると
き迄、SCR素子SCR101の陽極及び陰極の間の電圧は略１
乃至2V程度である。SCR素子SCR101はリレーK2の接点A1/
A2と並列に接続されているので、閉鎖動作中の接点A1/A
2の間の電位差は、破壊的アークを生じるような大きさ
よりも充分に低い。従つて、リレーK2の電機子の閉鎖動
作に於ける本来の遅延及びSCR素子SCR101の殆ど瞬間的
なターン・オン動作を用いて、リレーK2の接点が閉鎖さ
れるときに破壊的アークを生じないようにすることがで
きる。

前述の如く、SCR素子SCR101が完全に負荷電流を流す
迄、HexfetトランジスタQ103及びQ104の導通の開始を遅
延させることが望ましい。線22上の制御信号が正に上昇
するに従つて、該制御信号がダイオードCR5を経て抵抗R
30及びキヤパシタC7より成る回路に加えられ、キヤパシ
タC7がチヤージされて、ノード26の電位がその初めの接
地電位よりも高くなる。ノード26は、２つの比較器U1C
及びU1Dに接続されており、比較器U1Cの負の入力端子及
び比較器U1Dの正の入力端子に接続されている。第2A図
及び第2B図に於ける線24は、24VのDC電位を供給し、該
電位は、比較器U1Cの正の端子及び比較器U1Dの負の端子
に略12Vの電位が加えられるように、抵抗R10及びR31よ
り成る抵抗分割回路を経て降下される。比較器U1Cは、
負の入力端子が正の入力端子よりも正にバイアスされた
ときに接地電位を出力するように働き、又は負の入力端
子が正の入力端子よりも低い電位を有するときに略24V
の正電位を出力する。比較器U1Dの動作は、比較器U1Cの
場合と同一であるが、それらの２つの比較器の入力が逆
に接続されているので、線26が12Vよりも高い電位を有
するとき、比較器U1Cは接地電位を出力し、比較器U1Dは
24Vの正電位を出力する。又、線26が12Vよりも低いとき
は、逆の結果が生じる。

抵抗R30及びキヤパシタC7は、線22の電位が上昇し始め
た後、略５ミリ秒の間、線26が略12Vの電位に上昇する
ような、相対的大きさを有する。線26の電位が12Vより
も高く上昇するにつれて、比較器U1Cの出力は接地電位
に低下する。比較器U1Cの出力はPNPバイポーラ・トラン
ジスタQ2に接続されており、上記動作はトランジスタQ2
をターン・オンさせて、線24上の24VをHexfetトランジ
スタQ103及びQ104のゲートに供給する。Hexfetトランジ
スタQ103及びQ104のゲート上の電位が上昇し、SCR素子S
CR101がターン・オンした後、略５ミリ秒後、Hexfetト
ランジスタQ103及びQ104がターン・オンする。Hexfet素
子Q103及びQ104のゲートと接地電位との間に接続された
ツエナー・ダイオードCR101を加えることによつて、そ
れらのHexfet素子に大きすぎるゲート電圧が加えられな
いようにしてある。上記ツエナー・ダイオードは、ゲー
ト電位を例えば略10Vにクランプして、Hexfet素子の適
切な動作が確実に行われるように、選択することができ
る。

このようにして、始めにSCR素子SCR101をターン・オン
させて、負荷電流を流し、それから５ミリ秒後、Hexfet
素子Q103及びQ104をターン・オンさせ、更に上記SCR素
子の初めのターン・オンから10ミリ秒後にリレーK2の接
点A1/A2の閉鎖を完了させる、制御シーケンスが得られ
る。このようにして、消弧回路10の制御されたターン・
オンが達成される。

負荷電流を遮断すべきときにも、リレーK2の接点A1/A2
を直ちに開放させないことが重要である。それらの接点
には、略150Vの電圧に於て20AものDC電流が流れるの
で、そのような状況の下でそれらの接点を開放させる
と、リレーを破壊する大きなアークが生じてしまう。従
つて、リレーK2の接点A1/A2が分離されるとき、それら
の接点の間の電圧がアークを生じないような充分に小さ
い電圧であるように、上記素子をターン・オフさせるた
めのサイクルのシーケンスを設けなければならない。

前述の如く、消弧回路10に全電流が流れている間、リレ
ーK2の接点A1/A2は閉鎖されており、SCR素子SCR101はそ
の陽極−陰極径路に於て導通しており、Hexfet素子Q103
及びQ104はそれらのソース／ドレイン径路に於て接続さ
れている。線22上の制御信号の電位が、その動作・レベ
ルの24Vから、そのターン・オフ・レベルの0Vに降下す
ると、NPNバイポーラ・トランジスタQ4は導通を停止
し、従つてPNPバイポーラ・トランジスタQ102のゲート
の電位が上昇して、電流制御回路20がターン・オフす
る。その結果、SCR素子SCR101へのゲート電流が遮断さ
れる。リレーK2の接点A1/A2はSCR素子SCR101の陰極−陽
極径路に並列に接続されており、そのときの上記陰極−
陽極径路の電位は0Vであり、SCR素子SCR101にもゲート
電流は何ら流れていない。従つて、SCR素子SCR101がタ
ーン・オフされ、負荷電流を流さない。この瞬間に於
て、負荷電流は、Hexfet素子Q103及びQ104、並びにリレ
ーK2の接点A1/A2を流れる。

Hexfet素子Q103及びQ104は、それらのゲートの電位がキ
ヤパシタC8蓄積された電荷により略10Vに保たれている
ので、オン状態を維持する。キヤパシタC8に蓄積された
電荷は、逆バイアスのダイオードCR7を経て流れること
はできないが、抵抗R26を経て比較器U1Dの出力ノード
へ、又比較的大きな値の抵抗R21を経て線26へ流れなけ
ればならない。線26の電位はゆつくりと減衰するだけで
あり、その電圧は抵抗R3及びキヤパシタC7より成る回路
によつて持続される。抵抗R30及びキヤパシタC7の相対
的な値は、線26上の電圧が12Vよりも低く減衰するため
に略30ミリ秒を要するように選択されている。前述の如
く、線26の電位が12Vよりも低く減衰すると、比較器U1D
はその出力をスイツチさせ、接地電位を出力する。比較
器U1Dの出力ノードが接地電位を出力すると、キヤパシ
タC8に蓄積された電荷の導通がエネーブルされて、抵抗
R26を経て流れ、Hexfet素子Q103及びQ104のゲートに加
えられる電位が低下する。これは、線22の制御信号が接
地電位に低下した後、30ミリ秒間生じる。

その間、リレーK2の電機子が動き始めて、接点A1/A2が
分離される。リレーK2の電機子は、アークを防ぐに充分
な距離だけ、接点A1/A2を分離させるために、略10ミリ
秒を要するような慣性を有している。Hexfet素子Q103及
びQ104のソース／ドレイン径路がリレーK2の接点A1/A2
に並列に接続されているため、それらのHexfet素子はリ
レーK2の接点A1/A2の開放中も導通状態を保つので、そ
れらの接点は開放されている間、略４又は5Vに保たれ
る。この大きさの電位は、破壊的アークを生ぜしめるこ
とができず、従つてリレーK2は、その接点が開放されて
いる間、保護されている。

前述の如く、線22上の制御信号がターン・オフした後、
略30ミリ秒間、線26上の電位が12V以下に低下して、比
較器U1Dの出力ノードが接地電位を出力する。これは、
キヤパシタC8に蓄積された電荷が抵抗R26を経て制御さ
れて除去されることを可能にし、Hexfet素子Q103及びQ1
04が短期間の間スイツチ・オフされるようにそれらの素
子のゲート上の電位の減衰を調節することを可能にす
る。上記短期間は、電圧の変化の時間の割合の大きな値
がSCR素子SCR101によつて感じられず、該SCR素子の再点
火が禁止されるように、充分に長く設定される。

従つて、消弧回路10のターン・オフは、初めにSCR素子
をターン・オフさせ、それからリレーK2の接点A1及びA2
を開放させることによつて達成され、それらの接点が安
全に分離されたときに、Hexfet素子Q103及びQ104が制御
されたターン・オフされる。

消弧回路10に於ける多くの利点の１つは、該回路に於け
る種々の構成素子のシーケンスを効果的にすることによ
つて、そうでない場合には、重く高価な、大型のオープ
ン・フレーム・リレーを必要とするような、極めて多量
のDC電力を、小さなリレーK2を用いてスイツチさせ得る
ことである。

更に、消弧回路10を設いた場合にはアークが生じないの
で、引火性のガス又は粉末の如き危険な状況に於いて該
回路を安全に用いることができる。

G. 発明の効果本発明によれば、DC電流をスイツチさせる機械的接点の
開閉中に効果的に消弧し、従来技術の場合よりも大きな
DC電流を取扱うことができる、改良された能動的な消弧
回路を有するDC電力スイツチ回路が得られる。

【図面の簡単な説明】

第１図は本発明のDC電力スイツチ回路の機能ブロツク
図、第２図は第2A図と第2B図との関係を示す図、第2A図
及び第2B図は低電圧部分２及び高電圧部分４を示してい
る、第１図の回路をより詳細に示す図、第３図はDC電力
スイツチ回路をターン・オンさせるための動作を示すタ
イミング図、第４図はDC電力スイツチ回路をターン・オ
フさせるための動作を示すタイミング図である。２……低電圧（制御）部分、４……高電圧（電力スイツ
チ）部分、６……低電圧レベル検出回路、８……タイミ
ング回路、10……消弧回路、12……高電圧レベル検出回
路、20……電流制御回路（Q3及びQ102）、SCR101……SC
R素子、Q103、Q104……Hexfetトランジスタ、U2……光
結合器、E12、E17……低電圧制御入力端子、K1……低電
圧リレー（安全リレー）、K2……高電圧リレー（制御リ
レー）、J1−A1、J1−A3……高電圧電源入力端子、J1−
A2、J1−A4……負荷（出力）端子、K1−A1/A2、K1−A2/
A3、K1−C1/C2、K1−C2/C3、K1−B1/B2、K1−B2/B3……
リレー接点、U1A乃至U1D及びU3A乃至U3D……比較器、CR
101……ツエナー・ダイオード。

Claims

【特許請求の範囲】

【請求項１】DC電源に負荷を接続するためのDC電力スイ
ッチ回路に於て、制御入力端子に接続された一方の端部と他方の端部とを
有する付勢コイルと、一方の接点が上記負荷に接続さ
れ、他方の接点が上記DC電源に接続され、上記制御入力
端子に於けるオン信号に応答して所定の機械的遅延時間
後に開放状態から閉鎖状態になる一対のスイッチ接点と
を有する、常態に於て開放されているリレーと、上記負荷と上記DC電源との間に接続された主要電流路
と、上記付勢コイルの他方の端部に接続された制御ゲー
トとを有し、上記機械的遅延時間の間に上記負荷と上記
DC電源との間に電流を流して、上記リレーの両接点間の
電位差を減少させ、上記リレーの両接点が閉鎖されると
きに消弧作用を与えるSCR素子と、上記負荷と上記DC電源との間に接続された主要電流路
と、制御ゲートとを有し、上記オン信号に応答して上記
機械的遅延時間より短い遅延時間後にオンするFET素子
と、上記制御入力端子に接続された制御入力及び上記FET素
子の上記制御ゲートに接続された出力を有し、上記制御
入力端子に於けるオフ信号に応答して所定の遅延時間の
間上記FET素子の上記制御ゲートを所定の電位に維持
し、上記所定の遅延時間の間に上記FET素子を通じて上
記負荷と上記DC電源との間に電流を流して、上記リレー
の両接点間の電位差を減少させ、上記所定の遅延時間の
間に上記リレーの両接点が開放されるときに消弧作用を
与えるためのタイマーと、を有することを特徴とするDC
電力スイッチ回路。