JPH0750488B2 - 情報収集装置 - Google Patents
情報収集装置Info
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- JPH0750488B2 JPH0750488B2 JP3023748A JP2374891A JPH0750488B2 JP H0750488 B2 JPH0750488 B2 JP H0750488B2 JP 3023748 A JP3023748 A JP 3023748A JP 2374891 A JP2374891 A JP 2374891A JP H0750488 B2 JPH0750488 B2 JP H0750488B2
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- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多数の場所より大量の
データを収集するための情報収集装置に関する。
データを収集するための情報収集装置に関する。
【０００２】
【従来の技術】マイクロコンピュータを使用した電子回
路では、様々な場所から大量の情報をマイクロコンピュ
ータが取り込んで情報処理をしなければならない場合が
よくある。このように多数の場所からの情報を収集する
場合、従来は、シリアル・コミュニケーション・インタ
ーフェース・ユニット（以下、ＳＣＵと記す。）を使用
して各情報列を切り替えて順次マイクロコンピュータに
取り込んで行く方法が一般的であった。
路では、様々な場所から大量の情報をマイクロコンピュ
ータが取り込んで情報処理をしなければならない場合が
よくある。このように多数の場所からの情報を収集する
場合、従来は、シリアル・コミュニケーション・インタ
ーフェース・ユニット（以下、ＳＣＵと記す。）を使用
して各情報列を切り替えて順次マイクロコンピュータに
取り込んで行く方法が一般的であった。
【０００３】図６は、ＳＣＵを使用した従来の情報収集
装置を示す。この装置では、それぞれ第１情報源〜第ｍ
情報源に接続される入力端子７１〜７ｍが、切替回路８
０の各入力端子８１〜８ｍに接続され、この切替回路８
０の出力端子８９はＳＣＵ９０を介してマイクロコンピ
ュータ９１に接続されている。切替回路８０は、マイク
ロコンピュータ９１によって切り替えが制御されてい
る。この装置では、マイクロコンピュータ９１によって
切替回路８０を切り替えて、各情報源からの情報列を切
り替えて、ＳＣＵ９０を介してマイクロコンピュータ９
１に取り込む。
装置を示す。この装置では、それぞれ第１情報源〜第ｍ
情報源に接続される入力端子７１〜７ｍが、切替回路８
０の各入力端子８１〜８ｍに接続され、この切替回路８
０の出力端子８９はＳＣＵ９０を介してマイクロコンピ
ュータ９１に接続されている。切替回路８０は、マイク
ロコンピュータ９１によって切り替えが制御されてい
る。この装置では、マイクロコンピュータ９１によって
切替回路８０を切り替えて、各情報源からの情報列を切
り替えて、ＳＣＵ９０を介してマイクロコンピュータ９
１に取り込む。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の方法では、順番に情報を収集するので、情
報収集に多くの時間がかかるし、順番に入力情報列を切
り替えなければならず、この切替処理をマイクロコンピ
ュータが行う場合、マイクロコンピュータの負担が増
え、また複雑な切替回路を必要とするという問題点があ
る。
ような従来の方法では、順番に情報を収集するので、情
報収集に多くの時間がかかるし、順番に入力情報列を切
り替えなければならず、この切替処理をマイクロコンピ
ュータが行う場合、マイクロコンピュータの負担が増
え、また複雑な切替回路を必要とするという問題点があ
る。
【０００５】そこで、本発明の目的は、簡単な構成およ
び処理で、多数の場所より大量のデータを高速で収集す
ることができるようにした情報収集装置を提供すること
にある。
び処理で、多数の場所より大量のデータを高速で収集す
ることができるようにした情報収集装置を提供すること
にある。
【０００６】請求項１記載の発明では、（イ）互いに等
しい所定のビット長からなる別個の情報列をそれぞれ独
立したタイミングで初段入力端子から入力するそれぞれ
前記したビット長に対応する段数からなる複数のシフト
レジスタと、（ロ）これら複数のシフトレジスタの最終
段に情報列の先頭がすべて現われるタイミングを検出す
る読み込みタイミング検出手段と、（ハ）この読み込み
タイミング検出手段が検出したタイミング以降に発生す
る読み込み信号に同期して、各シフトレジスタの最終段
出力をそれぞれパラレルな１単位の情報として順に読み
込む情報入力手段と、（ニ）各シフトレジスタに対応し
て設けられ、それぞれ、シフトレジスタに入力される情
報列に同期してこれら情報列の入力される区間だけ個別
に発生するクロック信号と読み込み信号とを入力し、シ
フトレジスタのシフトクロック入力端子に対して、シフ
トレジスタへの情報列の入力時にはクロック信号を出力
し、情報入力手段の読み込み時には読み込み信号を出力
する複数のゲート回路とを情報収集装置に具備させる。
しい所定のビット長からなる別個の情報列をそれぞれ独
立したタイミングで初段入力端子から入力するそれぞれ
前記したビット長に対応する段数からなる複数のシフト
レジスタと、（ロ）これら複数のシフトレジスタの最終
段に情報列の先頭がすべて現われるタイミングを検出す
る読み込みタイミング検出手段と、（ハ）この読み込み
タイミング検出手段が検出したタイミング以降に発生す
る読み込み信号に同期して、各シフトレジスタの最終段
出力をそれぞれパラレルな１単位の情報として順に読み
込む情報入力手段と、（ニ）各シフトレジスタに対応し
て設けられ、それぞれ、シフトレジスタに入力される情
報列に同期してこれら情報列の入力される区間だけ個別
に発生するクロック信号と読み込み信号とを入力し、シ
フトレジスタのシフトクロック入力端子に対して、シフ
トレジスタへの情報列の入力時にはクロック信号を出力
し、情報入力手段の読み込み時には読み込み信号を出力
する複数のゲート回路とを情報収集装置に具備させる。
【０００７】すなわち、この情報収集装置では互いに等
しい所定のビット長からなる別個の情報列を、これらに
対応したシフトレジスタに入力させるようにしている。
それぞれのシフトレジスタは、前記したビット長に相当
する段数で構成されている。これらのシフトレジスタに
は対応するゲート回路からこれら情報列の入力される区
間だけ個別に発生するクロック信号がシフトクロック入
力端子に入力されるので、所定のビット長の情報列が入
力された段階でこれらシフトレジスタの最終段にそれぞ
れ情報列の先頭が現われることになる。読み込みタイミ
ング検出手段はすべてのシフトレジスタの最終段に情報
列の先頭が出そろったタイミングを検出する。この時点
以降に読み込み信号が発生する。読み込み信号もゲート
回路を介してそれぞれのシフトクロック入力端子に入力
される。したがって、すべてのシフトレジスタに情報列
がセットされた段階でこれらのシフトレジスタの最終段
からパラレルに１単位ずつの情報が情報入力手段に読み
込まれることになる。
しい所定のビット長からなる別個の情報列を、これらに
対応したシフトレジスタに入力させるようにしている。
それぞれのシフトレジスタは、前記したビット長に相当
する段数で構成されている。これらのシフトレジスタに
は対応するゲート回路からこれら情報列の入力される区
間だけ個別に発生するクロック信号がシフトクロック入
力端子に入力されるので、所定のビット長の情報列が入
力された段階でこれらシフトレジスタの最終段にそれぞ
れ情報列の先頭が現われることになる。読み込みタイミ
ング検出手段はすべてのシフトレジスタの最終段に情報
列の先頭が出そろったタイミングを検出する。この時点
以降に読み込み信号が発生する。読み込み信号もゲート
回路を介してそれぞれのシフトクロック入力端子に入力
される。したがって、すべてのシフトレジスタに情報列
がセットされた段階でこれらのシフトレジスタの最終段
からパラレルに１単位ずつの情報が情報入力手段に読み
込まれることになる。
【０００８】
【０００９】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１ないし図５は本発明の一実施例に係
る。
て説明する。図１ないし図５は本発明の一実施例に係
る。
【００１０】図１は本発明の一実施例の情報収集装置の
構成を一般化して示すブロック図である。この図に示す
ように、本実施例の情報収集装置は、ｎ段の段数を有す
るｍ個のシフトレジスタ４１，４２，…，４ｍと、これ
らのシフトレジスタ４１，４２，…，４ｍの各最終段出
力端子Ｑn に対して各入力端子ＩＮが割り振られて接続
された入力ポートとしてのバッファ回路５０と、このバ
ッファ回路５０の出力を入力する情報入力手段としての
マイクロコンピュータ６０とを備えている。なお、ｎ，
ｍはそれぞれ正の整数である。
構成を一般化して示すブロック図である。この図に示す
ように、本実施例の情報収集装置は、ｎ段の段数を有す
るｍ個のシフトレジスタ４１，４２，…，４ｍと、これ
らのシフトレジスタ４１，４２，…，４ｍの各最終段出
力端子Ｑn に対して各入力端子ＩＮが割り振られて接続
された入力ポートとしてのバッファ回路５０と、このバ
ッファ回路５０の出力を入力する情報入力手段としての
マイクロコンピュータ６０とを備えている。なお、ｎ，
ｍはそれぞれ正の整数である。
【００１１】シフトレジスタ４１，４２，…，４ｍの各
初段入力端子Ｄには、それぞれ、互いに独立したタイミ
ングで送られる別個の情報列、第１情報列〜第ｍ情報列
を入力するための情報列入力端子１１，１２，…，１ｍ
が接続されている。また、この第１情報列〜第ｍ情報列
に同期したクロック信号を入力するためのクロック信号
入力端子２１，２２，…，２ｍが設けられ、このクロッ
ク信号入力端子２１，２２，…，２ｍは、それぞれ、ア
ンドゲートからなるゲート回路３１，３２…，３ｍの一
方の入力端子に接続されている。このゲート回路３１，
３２…，３ｍの他方の入力端子には、マイクロコンピュ
ータ６０の端子
初段入力端子Ｄには、それぞれ、互いに独立したタイミ
ングで送られる別個の情報列、第１情報列〜第ｍ情報列
を入力するための情報列入力端子１１，１２，…，１ｍ
が接続されている。また、この第１情報列〜第ｍ情報列
に同期したクロック信号を入力するためのクロック信号
入力端子２１，２２，…，２ｍが設けられ、このクロッ
ク信号入力端子２１，２２，…，２ｍは、それぞれ、ア
ンドゲートからなるゲート回路３１，３２…，３ｍの一
方の入力端子に接続されている。このゲート回路３１，
３２…，３ｍの他方の入力端子には、マイクロコンピュ
ータ６０の端子
【外１】 から出力される読み取りパルス信号（以下、
【外１】信号と記す。）が印加されるようになってい
る。このゲート回路３１，３２…，３ｍの出力端子は、
対応するシフトレジスタ４１，４２，…，４ｍのシフト
クロック入力端子Ｔに接続されている。また、バッファ
回路５０は、端子
る。このゲート回路３１，３２…，３ｍの出力端子は、
対応するシフトレジスタ４１，４２，…，４ｍのシフト
クロック入力端子Ｔに接続されている。また、バッファ
回路５０は、端子
【外２】 に印加されるマイクロコンピュータ６０からの
【外１】信号に応じて、入力信号をマイクロコンピュー
タ６０に出力するようになっている。
タ６０に出力するようになっている。
【００１２】図２は、図１の装置においてシフトレジス
タの段数ｎおよび個数ｍを４とした場合のブロック図で
あり、４箇所の情報源からそれぞれ４ビットの情報列と
これに同期した転送用クロック信号とを入力して情報を
収集する場合の例を示している。この例では、それぞれ
４段のシフトレジスタ４０１〜４０４の各初段入力端子
Ｄに、それぞれ、第１情報列〜第４情報列を入力するた
めの情報列入力端子１０１〜１０４が接続され、各情報
列に同期したクロック信号を入力するためのクロック信
号入力端子２０１〜２０４は、それぞれ、アンドゲート
からなるゲート回路３０１〜３０４の一方の入力端子に
接続されている。このゲート回路３０１〜３０４の他方
の入力端子には、マイクロコンピュータ６００の端子
タの段数ｎおよび個数ｍを４とした場合のブロック図で
あり、４箇所の情報源からそれぞれ４ビットの情報列と
これに同期した転送用クロック信号とを入力して情報を
収集する場合の例を示している。この例では、それぞれ
４段のシフトレジスタ４０１〜４０４の各初段入力端子
Ｄに、それぞれ、第１情報列〜第４情報列を入力するた
めの情報列入力端子１０１〜１０４が接続され、各情報
列に同期したクロック信号を入力するためのクロック信
号入力端子２０１〜２０４は、それぞれ、アンドゲート
からなるゲート回路３０１〜３０４の一方の入力端子に
接続されている。このゲート回路３０１〜３０４の他方
の入力端子には、マイクロコンピュータ６００の端子
【外１】から出力される
【外１】信号が印加され、出力端子は、対応するシフト
レジスタ４０１〜４０４のシフトクロック入力端子Ｔに
接続されている。また、シフトレジスタ４０１〜４０４
の各最終段出力端子Ｑ4 は、バッファ回路５００の各入
力端子ＩＮ1 〜ＩＮ4 に接続され、このバッファ回路５
００の各出力端子ＯＵＴ1 〜ＯＵＴ4 は、それぞれ、マ
イクロコンピュータ６００のデータ入力端子Ｄ0 〜Ｄ3
に接続されている。また、バッファ回路５００は、端子
レジスタ４０１〜４０４のシフトクロック入力端子Ｔに
接続されている。また、シフトレジスタ４０１〜４０４
の各最終段出力端子Ｑ4 は、バッファ回路５００の各入
力端子ＩＮ1 〜ＩＮ4 に接続され、このバッファ回路５
００の各出力端子ＯＵＴ1 〜ＯＵＴ4 は、それぞれ、マ
イクロコンピュータ６００のデータ入力端子Ｄ0 〜Ｄ3
に接続されている。また、バッファ回路５００は、端子
【外２】に印加されるマイクロコンピュータ６００から
の
の
【外１】信号に応じて、入力信号をマイクロコンピュー
タ６００に出力するようになっている。
タ６００に出力するようになっている。
【００１３】次に、図３ないし図５を参照して、図２の
情報収集装置の動作について説明する。図３は第１ない
し第４情報列の情報単位のイメージを示す説明図、図４
はマイクロコンピュータが取り込む情報単位のイメージ
を示す説明図、図５は図２の各部における信号波形を示
すタイムチャートである。
情報収集装置の動作について説明する。図３は第１ない
し第４情報列の情報単位のイメージを示す説明図、図４
はマイクロコンピュータが取り込む情報単位のイメージ
を示す説明図、図５は図２の各部における信号波形を示
すタイムチャートである。
【００１４】図３に示すように、各情報列は、それぞれ
時系列に並んだ４ビットの情報からなる。図５の（ａ
１），（ｂ１），（ｃ１），（ｄ１）に示すように、各
情報列は、それぞれ、互いに独立したタイミングで入力
端子１０１〜１０４から各シフトレジスタ４０１〜４０
４の初段入力端子Ｄに入力される。各情報列に同期した
クロック信号は、クロック信号入力端子２０１〜２０４
からゲート回路３０１〜３０４の一方の入力端子に入力
される。このクロック信号は、図５の（ａ２），（ｂ
２），（ｃ２），（ｄ２）に示すように、情報のビット
数と等しい数の下向きの山を持ち、立ち下がりが情報の
変化点と一致しており、情報のないときはハイレベルを
保っているものとする。また、ゲート回路３０１〜３０
４の他方の入力端子に入力されるマイクロコンピュータ
６００からの
時系列に並んだ４ビットの情報からなる。図５の（ａ
１），（ｂ１），（ｃ１），（ｄ１）に示すように、各
情報列は、それぞれ、互いに独立したタイミングで入力
端子１０１〜１０４から各シフトレジスタ４０１〜４０
４の初段入力端子Ｄに入力される。各情報列に同期した
クロック信号は、クロック信号入力端子２０１〜２０４
からゲート回路３０１〜３０４の一方の入力端子に入力
される。このクロック信号は、図５の（ａ２），（ｂ
２），（ｃ２），（ｄ２）に示すように、情報のビット
数と等しい数の下向きの山を持ち、立ち下がりが情報の
変化点と一致しており、情報のないときはハイレベルを
保っているものとする。また、ゲート回路３０１〜３０
４の他方の入力端子に入力されるマイクロコンピュータ
６００からの
【外１】信号は、図５の（ｉ）に示すように、読み込み
動作時に下向きの山を持ち、それ以外のときはハイレベ
ルを保っているものとする。
動作時に下向きの山を持ち、それ以外のときはハイレベ
ルを保っているものとする。
【００１５】初め、
【外１】信号はハイレベルを保っているので、ゲート回
路３０１〜３０４の出力端子には、各情報列のクロック
信号がそのまま現れ、シフトクロックとして各シフトレ
ジスタ４０１〜４０４の端子Ｔに入力される。これによ
り、各情報列は、クロック信号によって順次各シフトレ
ジスタ４０１〜４０４内部に蓄積され、それぞれ、４ビ
ット目には情報１─１，２─１，３─１，４─１がシフ
トレジスタ４０１〜４０４の各最終段出力端子Ｑ4 に現
われる。図５の（ｅ１）〜（ｅ４）は、それぞれ、シフ
トレジスタ４０１の各段の出力状態を示し、同様に、図
５の（ｆ１）〜（ｆ４）、（ｇ１）〜（ｇ４）、（ｈ
１）〜（ｈ４）は、シフトレジスタ４０２〜４０４の各
段の出力状態を示している。
路３０１〜３０４の出力端子には、各情報列のクロック
信号がそのまま現れ、シフトクロックとして各シフトレ
ジスタ４０１〜４０４の端子Ｔに入力される。これによ
り、各情報列は、クロック信号によって順次各シフトレ
ジスタ４０１〜４０４内部に蓄積され、それぞれ、４ビ
ット目には情報１─１，２─１，３─１，４─１がシフ
トレジスタ４０１〜４０４の各最終段出力端子Ｑ4 に現
われる。図５の（ｅ１）〜（ｅ４）は、それぞれ、シフ
トレジスタ４０１の各段の出力状態を示し、同様に、図
５の（ｆ１）〜（ｆ４）、（ｇ１）〜（ｇ４）、（ｈ
１）〜（ｈ４）は、シフトレジスタ４０２〜４０４の各
段の出力状態を示している。
【００１６】マイクロコンピュータ６００は、図５の
（ｉ）に示すように、４つのシフトレジスタ４０１〜４
０４の各最終段出力端子Ｑ4 にそれぞれ先頭情報１─
１，２─１，３─１，４─１が出そろうまで一定時間待
ってから
（ｉ）に示すように、４つのシフトレジスタ４０１〜４
０４の各最終段出力端子Ｑ4 にそれぞれ先頭情報１─
１，２─１，３─１，４─１が出そろうまで一定時間待
ってから
【外１】信号を出力する。これにより、図５の（ｊ１）
〜（ｊ４）に示すように、各情報列の第１番目の情報１
─１，２─１，３─１，４─１が、マイクロコンピュー
タ６００の一回の読み込み動作で、バッファ回路５００
を通してデータ入力端子Ｄ0 〜Ｄ3 からマイクロコンピ
ュータ６００に取り込まれる。また、この読み込み時に
は、ゲート回路３０１〜３０４の一方の入力端子に入力
される信号はハイレベルを保っているので、ゲート回路
３０１〜３０４の出力端子には、
〜（ｊ４）に示すように、各情報列の第１番目の情報１
─１，２─１，３─１，４─１が、マイクロコンピュー
タ６００の一回の読み込み動作で、バッファ回路５００
を通してデータ入力端子Ｄ0 〜Ｄ3 からマイクロコンピ
ュータ６００に取り込まれる。また、この読み込み時に
は、ゲート回路３０１〜３０４の一方の入力端子に入力
される信号はハイレベルを保っているので、ゲート回路
３０１〜３０４の出力端子には、
【外１】信号がそのまま現れ、シフトクロックとして各
シフトレジスタ４０１〜４０４の端子Ｔに入力される。
これにより、一回の読み込み動作の度に、各情報列はシ
フトされ、順次シフトレジスタ４０１〜４０４の各最終
段出力端子Ｑ4 に現われるので、マイクロコンピュータ
６００は、読み込み動作を４回繰り返すだけで全ての情
報を取り込むことができる。情報源から情報が同一タイ
ミングで送られてくるとは限らないが、各シフトレジス
タ４０１〜４０４の最終段出力端子Ｑ4 に各情報列の先
頭情報が出そろうまて待ってからマイクロコンピュータ
６００が情報を読み込むようにすれば、情報収集に要す
る時間をおよそ４分の１に短縮することができる。
シフトレジスタ４０１〜４０４の端子Ｔに入力される。
これにより、一回の読み込み動作の度に、各情報列はシ
フトされ、順次シフトレジスタ４０１〜４０４の各最終
段出力端子Ｑ4 に現われるので、マイクロコンピュータ
６００は、読み込み動作を４回繰り返すだけで全ての情
報を取り込むことができる。情報源から情報が同一タイ
ミングで送られてくるとは限らないが、各シフトレジス
タ４０１〜４０４の最終段出力端子Ｑ4 に各情報列の先
頭情報が出そろうまて待ってからマイクロコンピュータ
６００が情報を読み込むようにすれば、情報収集に要す
る時間をおよそ４分の１に短縮することができる。
【００１７】図４は、各情報列の情報が、マイクロコン
ピュータ６００のデータエリアにどのような配置で取り
込まれるかを示した図である。この図から分かるよう
に、各情報列の情報は、各情報列の同番ごとに同じアド
レスの同じワード内に順に並ぶように取り込まれる。
ピュータ６００のデータエリアにどのような配置で取り
込まれるかを示した図である。この図から分かるよう
に、各情報列の情報は、各情報列の同番ごとに同じアド
レスの同じワード内に順に並ぶように取り込まれる。
【００１８】以上、ｎ＝４、ｍ＝４の場合を例にとって
説明したが、ｎ、ｍは大きくなればなるほど、大量のデ
ータを扱うことができ、ｍ本の情報列を並列に処理する
ので、順番に入力情報列を切り替える必要がなく、情報
収集に要する時間をおよそｍ分の１に短縮することがで
きる。また、マイクロコンピュータとしては、読み込み
動作を必要情報数のｍ分の１回繰り返すだけで良く、入
力情報列の切替処理を行う必要がなく、処理能力に対す
る負担がきわめて少なくて済むので非常に便利である。
説明したが、ｎ、ｍは大きくなればなるほど、大量のデ
ータを扱うことができ、ｍ本の情報列を並列に処理する
ので、順番に入力情報列を切り替える必要がなく、情報
収集に要する時間をおよそｍ分の１に短縮することがで
きる。また、マイクロコンピュータとしては、読み込み
動作を必要情報数のｍ分の１回繰り返すだけで良く、入
力情報列の切替処理を行う必要がなく、処理能力に対す
る負担がきわめて少なくて済むので非常に便利である。
【００１９】以上説明したように、本発明の情報収集装
置では、複数のシフトレジスタが別個の情報列を互いに
独立したタイミングで入力することを許容する一方で、
情報入力手段ではこれらシフトレジスタにセットされた
情報列を時間的に揃えた形でそれらの最終段からそれぞ
れビットずつ一斉に読み込むことができる。したがっ
て、情報入力手段はこれらパラレルに読み出された情報
を例えば１ワードずつの情報として順次処理していくこ
とができるので、簡単な構成および処理で、多数の場所
より大量のデータを高速で処理することができるという
効果がある。
置では、複数のシフトレジスタが別個の情報列を互いに
独立したタイミングで入力することを許容する一方で、
情報入力手段ではこれらシフトレジスタにセットされた
情報列を時間的に揃えた形でそれらの最終段からそれぞ
れビットずつ一斉に読み込むことができる。したがっ
て、情報入力手段はこれらパラレルに読み出された情報
を例えば１ワードずつの情報として順次処理していくこ
とができるので、簡単な構成および処理で、多数の場所
より大量のデータを高速で処理することができるという
効果がある。
【図１】本発明の一実施例の情報収集装置の構成を一般
化して示すブロック図である。
化して示すブロック図である。
【図２】図１の装置においてシフトレジスタの段数ｎお
よび個数ｍを４とした場合のブロック図である。
よび個数ｍを４とした場合のブロック図である。
【図３】第１ないし第４情報列の情報単位のイメージを
示す説明図である。
示す説明図である。
【図４】マイクロコンピュータが取り込む情報単位のイ
メージを示す説明図である。
メージを示す説明図である。
【図５】図２の各部における信号波形を示すタイムチャ
ートである。
ートである。
【図６】ＳＣＵを使用した従来の情報収集装置を示すブ
ロック図である。
ロック図である。
１１〜１ｍ、１０１〜１０４ 情報列入力端子 ２１〜２ｍ、２０１〜２０４ クロック入力端子 ３１〜３ｍ、３０１〜３０４ ゲート回路 ４１〜４ｍ、４０１〜４０４ シフトレジスタ ５０、５００ バッファ回路 ６０、６００ マイクロコンピュータ
Claims (2)
- 【請求項１】互いに等しい所定のビット長からなる別個
の情報列をそれぞれ独立したタイミングで初段入力端子
から入力するそれぞれ前記ビット長に対応する段数から
なる複数のシフトレジスタと、これら複数のシフトレジスタの最終段に情報列の先頭が
すべて現われるタイミングを検出する読み込みタイミン
グ検出手段と、 この読み込みタイミング検出手段が検出したタイミング
以降に発生する 読み込み信号に同期して、各シフトレジ
スタの最終段出力をそれぞれパラレルな１単位の情報と
して順に読み込む情報入力手段と、 各シフトレジスタに対応して設けられ、それぞれ、シフ
トレジスタに入力される情報列に同期してこれら情報列
の入力される区間だけ個別に発生するクロック信号と前
記読み込み信号とを入力し、シフトレジスタのシフトク
ロック入力端子に対して、シフトレジスタへの情報列の
入力時には前記クロック信号を出力し、情報入力手段の
読み込み時には前記読み込み信号を出力する複数のゲー
ト回路とを具備することを特徴とする情報収集装置。 - 【請求項２】 前記情報入力手段は、全てのシフトレジ
スタの最終段出力端子に情報列の先頭情報が現われるの
を待って各シフトレジスタの最終段出力を読み込むこと
を特徴とする請求項１記載の情報収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023748A JPH0750488B2 (ja) | 1991-01-25 | 1991-01-25 | 情報収集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023748A JPH0750488B2 (ja) | 1991-01-25 | 1991-01-25 | 情報収集装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250583A JPH04250583A (ja) | 1992-09-07 |
| JPH0750488B2 true JPH0750488B2 (ja) | 1995-05-31 |
Family
ID=12118938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023748A Expired - Lifetime JPH0750488B2 (ja) | 1991-01-25 | 1991-01-25 | 情報収集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750488B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6094321B2 (ja) * | 2013-03-28 | 2017-03-15 | 株式会社ソシオネクスト | バッファ回路及び半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103936A (en) * | 1976-02-26 | 1977-08-31 | Hitachi Ltd | Multiple data group read circuit |
| JPS5773459A (en) * | 1980-10-23 | 1982-05-08 | Fujitsu Ltd | Data collection system |
-
1991
- 1991-01-25 JP JP3023748A patent/JPH0750488B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04250583A (ja) | 1992-09-07 |
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