JPH07502395A - 入出力装置のシリアルネットワーク用レシーバ／デコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 入出力装置のシリアルネット ワーク用レシーバ／デコーダ 出願人の発明は一般的には電気的制御メカニズムに関し、より詳細には、プログ ラマブル論理制御装置あるいは多くの機能を実行する他の形式のマイクロプロセ ッサ型装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｂａｓｅｄ　ｄｅｖｉｃｅｓ）に 直列に接続される単一点入出力装置（ｓｉｎｇｌｅ　ｐｏｉｎｔ　１ｎｐｕｔ　 ａｎｄ　ｏｕｔｐｕｔ　ｄｅｖｉｃｅｓ　）のネットワークに関する。

関連出願 本出願は、本出願と同一日付で受け付けられ共通に誼渡された以下に示す名称の 出願に関連する。即ち、 「単一点入出力装置を制御する同期式シリアル通信ネットワーク」　（通し番号 Ｎｏ、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４６）、［単一点入出力装置ネットワーク を制御する直列データパケットを発生させかつ送信する装置」　（通し番号Ｎｏ 、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４７）、「単一点入出力装置ネットワークの状 態を含む直列データパケットを受信しがっ復号する装置」　（通し番号Ｎｏ、Ｘ ＸＸ、ＸＸＸ、当社番号ＡＰ４８）、ここでこれらの出願に言及することにより 、これら出願の内容は本願に明確に組入れられることとする。

背景技術 製造作業における多数の機能を制御するために使用されるプログラマブル論理制 御装置（ＰＬＣ）とインタフェースする入出力制御モジュールは周知されている 。たいていの場合、これらの制御モジュール組立体はラック組立体においてＰＬ Ｃと電気的に接続されている。この組立体は製造作業に使用される工作機械から 離れた工場の床に設置され、汚れや、湿気、振動なと物理的に酷使されることを 防止する必要が多く生じる。多数のスイッチ、パイロット灯、制御リレー等が工 作機械に配置されているので、これらの装置をＰＬＣに接続するためにはかなり 多くの配線が必要となる。なぜならば各装置は関連する人出力点との間に最低２ 本の電線を必要とするからである。

遠隔人出力制御モジュールは工作機械に直接搭載されたラック組立体に配置され るように使用することが可能である。こうずれば配線の必要性が減少するけれど も、追加するラック組立体には電源と、よりコストがかかるネットワークインタ フェースモジュール（ＮＩＭ）を追加する必要がある。これらの組立体は一般に 大型となり、必要な搭載スペースがないおそれもある。さらに各装置を遠隔入出 力制御モジュールに直接接続する必要があろう。

またホストＰＬＯはローカルＮＩＭが必要になり、ローカルＮＩＭと遠隔ＮＩＭ との間の通信は複雑になりつる。各装置は独自のアドレスを持っている。

ＰＬＣによって通信リンクに送られる各種のデータパケットからアドレスを表す データを選択しかつ復号することができるように、各入出力点には入出力点のア ドレス位置を知り力りそれを設定する手段がなければならない。また、各入出力 点は、データがＰＬＣに送り返されたとき、データに当該入出力点の独自性をマ ークできなければならない。システム規模が非常に太き（なるとア１ルスの復号 に必要なオーバーヘッドが追加されるため、応答時間が問題となりうる。またデ ータパケットの数がより多くなると、誤りの検出と訂正もより複雑になりつる。

一般にこれらのパケットには、ルーティング情報、データ、検査合計ビットなど 誤り検出部分を含む前置部分が含まれているのが普通である。

また故障になった場合、入出力制御モジュールが頻繁に交換されることも周知の ことである。重要な故障の場合機械動作を閉塞することになるので最短時間で交 換を行なう必要がある。入出力制御モジュールはたいてい１６またはそれ以上の 入出力点を有している。モジュールを交換することは最低３２箇所の配線を除去 して再接続することを意味している。システム変更に対して制御モジュールを追 加あるいは削除することは、アドレスづけのために個々の入出力点の再構成を必 要とする。

本発明はこれらの問題点を解決するようになっている。

本発明の目的は同期式シリアル通信プロトコルを使用して、複数の遠隔入出力中 継器モジュールのネットワークとプログラマブル論理制御装置との間の通信を低 コストにすることである。

本発明の更に進んだ目的は通信システムを提供することであって、このシステム のプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中継器 モジュールに接続された出力装置の状態を決定するデータパケットを発生させる 発信器モジュールが含まれている。

本発明の更に進んだ別の目的は通信システムを提供することであって、このシス テムのプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中 継器モジュールに接続された入力装置の状態を示すデータパケットを受信しかつ 復号する受信器モジュールが含まれている。

本発明のさらに別の目的は通信システムを提供することであって、このシステム のネットワークに結合された第１の遠隔入出力中継器モジュールは自身の出力装 置の状態を決定するデータパケットを受信しかつ復号して、自身の入力装置の状 態を示すデータパケットを修正する。修正されたデータパケットは、ネットワー クに結合された次のインライン遠隔入出力中継器モジュールに送られる。

最後に、本発明の目的は通信システムを提供することであワて、このシステムの 同期式シリアル通信プロトコルはデータバイトにマンチェスター分相形２進符合 （Ｍａｎｃｈｅｓｔｅｒ　ｓ山ｔ−ｐｈａｓｅ　ｂｉｎａｒｙ　ｃｏｄｅ）を使 用している。

本発明の他の特徴と利点は、本発明の好適実施例を示す添付の図面と共に取り入 れた以下の明細書から明かであろう。この実施例は必ずしも本発明の全容を示し ているとは限らないので、本発明の全ての範囲を説明するため請求の範囲の中で 言及する。

図面の簡単な説明 第１図は本発明による通信システムのブロック図である。

第２図は、ネットワークに結合された個別の入出力中継器モジュールを介して進 行するデータストリームのデータフォーマットを示す図である。

第３図は、データバイトの異なる２進数表現を示す各種波形図である。

第４図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた発信器モジュールのブロック図である。

第５図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた受信器モジュールのブロック図である。

第６図は、ネットワークに結合された入出力中継器モジュールのプロ・ツク図で ある。

詳細な説明 本発明から多数の異なる実施例を導き出すことは容易であるが、ここに好適実施 例を詳細に説明しかつ図面で示すことにする。本開示は本発明の原理を例示して いるのであって、説明している特定実施例は本発明のより広い観点に対する限界 と考えてはならない。

第１図を参照すると、同期式シリアル通信プロトコルを使用して、複数の遠隔入 出力中継器（ＩＯＲ）モジュール１２のネットワークとプログラマブル論理制御 袋ｆｉ（ＰＬＣ）１０との間の低コストの通信システムが開示されている。

ＰＬＣＩ　Ｏには製造作業における多数の機能を制御する梯子型プログラムを実 行するＣＰＵ１４が含まれている。データバス１５はＣＰＵを対入出力点発信器 （Ｐｏｉｎｔ　Ｉｌｏけａｎｓｍｉｔｔｅｒ　）　＋　６および対入出力点受信 器（Ｐｏｉｎｔ　Ｉｌｏ　ｒｅｃｅｉｖｅｒ）１８に接続する。シリアルループ 通信ネットワーク２０は発信器１６から始まり各１ＯＲ＋２と接続し、受信器１ ８で終わっている。ネットワーク２０の伝送媒体は電線あるいは光ファイバで良 い。製造作業用の入力装置２２および出力装置２４はｌ０Ｒ１２に接続され、梯 子型プログラムに応答し梯子型プログラムと相互動作する。各遠隔１０Ｒ１２は 入力、出力あるいはその両方の能力を持っている。ネットワーク２０は多心ケー ブルであって、直列データライン２０ａとクロックライン２０ｂとを含む２本の 信号線か必要である。追加する電線は電力の分配と接地用である。ネットワーク ２０上の遠隔１０Ｒ１２の数はクロック周波数、サイクル時間、などシステムパ ラメータと伝送媒体とによって限定されるだけである。各遠隔１０Ｒ１２のアド レスは送信器１６と受信器１８との間のループにおける遠隔１０Ｒの位置によっ て自動的に決定されるので、独特なものではない。

直列データライン２０ａに送信される情報の直列データパケット２１は入力同期 バイト３０、出力同期バイト３１、データ３２〜３７て構成される。パケットの 長さはネットワーク２０に接続される遠隔＋０ＲＩ２の数に依存する。入力同期 バイト３０と出力同期バイト３１はビットパターンから構成されてし）るが、Ｉ ＯＲはそのビットパターンを復号して、いつＩＯＲに接続されている入力装置お よび出力装置の状態を表すパケットから取り出したりあるいは追加したりするか を決定する。クロックライン２０ｂは発信器１６、ｌ０Ｒ１２、受信器１８を同 期させる。

梯子型プログラムがＰＬＯで実行されると、各種の出力装置２４に対して電流を 流したり切ったりする。ＣＰＵは各出力装置２４に対するデータノくイトを発生 させる。これらのデータバイトはデータバス１５により対入出力点発信器１６１ こ結合される。対入出力点発信器１６は出力データノくイトとクロ・ツクライン ２０ｂを含む直列データライン２０ａを発生させる。第２図に示すとおり、直列 データライン２０ａは発信器１６から出て、点２６で第１のｌ０Ｒ１２ａに入る ｈＡら、直列データライン２０ａは入力バイト３０、化カッくイト３１、昇順の 出力データ０（ｎ）のｎバイトの形式になっている。ここにｎはネットワークに 接続されているｌ０Ｒ１２の全数であり、ｎ＝１はネツトワーク２０上で発信器 １６（＝最も近い第１の装置である。直列データパケットが１０Ｒ１２ａを通る と、このデータストリームは修正される。ｌ０Ｒ１２ａは入カッくイト３０を復 号した後、１０Ｒ１２ａはその入力データバイトに、入力装置２２ａの状態を示 すＩ（１）３５を挿入する。次にｌ０Ｒ１２ａは、１０Ｒ１２ａが化カッ（イト ３１を復号するまで次のデータバイトをパスできる。次のバイトのデータ０（１ ）３２は出力装（１１２４ａの要求された状態を表す。ｌ０Ｒ１２ａはこの）く イトをデータスト９−ムから取り出し次にｌ０ＲＩ２ａに接続されている出力装 置２４ａに電流を流すかあるいは切断する。データストリームの残りはｌ０Ｒ１ ２ａを通過して点３８でｌ０Ｒ１２ｂに渡される。追加された入力データノ（イ トＩ　（１）３５のノくイトの長さは取り出された出力バイト０（１）３２と同 じであるから、このデータストリームは点２６におけるデータストリームと同じ 長さである。第２のｌ０Ｒ１２ｂはこの処理を継続する。１０Ｒ１２ｂは入カッ くイト３０を復号した後その入力袋ｆ１２２ｂの状態データＩ（２）３６をデー タストリームに追加し、化カッくイト３１を復号した後その出力装置２４ｂの状 態データ０（２）３３を取り出す。

この手続きは１からｎにわたる残りの１０Ｒ１２の全てによって継続しておこな われ、修正された最後のデータストリームは、入力バイト３０、降順の入力デー タバ・ｒトＩ　（１）からＩ（ｎＬ出カバイト３１を持って受信器１８の人力４ ０に現れることになる。全ての出力バイ）０（ｎ）は取り出されてしまっている 。

受信器１８は受信したデータストリームを、ｌ０Ｒ１２に接続された各入力装置 ２２の状態を表すデータビットに復号し、ＣＰＵ１４が使用できるようにこれら のデータビットをデータバス１５に結合する。

直列データパケット２１はディジタルであるから、論理ｌど論理２の２つの状態 だけを持ち、システムを簡潔に保っている。フリーランニングするクロックライ ンを第３図に示すが、第３図には直列データパケットの各種組合わせも図示され ている。分相形２進数表示はデータバイトの表現に使用される。２つのクロック 周期は１つの２進ビツトを表すために必要である。論理１は４２ａに示すとおり 論理ハイでその後に論理ローが続く。論理０は４２ｂに示すとおり論理ローでそ の後に論理ハイが続く。４２ｃは２進数０１１０の表現を示す。全ての有効なデ ータビットは常に論理ハイから論理ローあるいは論理ローから論理ハイの組合わ せであり、データビット列の中で発生する最も長く続く論理ハイあるいは論理は 、有効な入力データバイトあるいは出力データバイトに対して間違えることがな いように３つまたはそれ以上連続する論理ハイあるいは論理ローによって表現す ることができる。

対入出力点発信器１６の詳細は第４図のブロック図によって開示されている。

この回路は直列データライン２０ａとクロック信号２０ｂの発生という２つの主 要機能を備えている。ネットワーク２０上の各種装置を同期させるために使用さ れるクロック信号２０ｂはフリーランニング型あるいはバースト型にして良いが 、最小待ち時間（ｍｉｎｉｍｕｍ　Ｉａｔｅｎｃｙ　）はフリーランニング型に よって得られる。システムの動作はクロック周波数と独立であるから、発振器４ ４によって発生するシステムクロック４５は伝送媒体、ＥＭＩおよびＲＦＩに対 するＦＣＣの要求、システム雑音の考慮およびシステムのサイクル時間に対して 最適化することができる。バッファー４６はシステムクロック信号２０ｂの駆動 部となる。データバス１５を介し、たＣＰＴ、Ｊ１４からのり七ソｉ−（ｉνｊ ４７は直列データラインに対する直列データパケット２Ｉの発信を開始する。ソ フト・カウント・カウンタ４８とカランＩ・デコーダ４９は結合され℃、２ｎプ ラス入カバイト３ｏプラス出カバ、イト３１のクロック周期）こ等しい送信パケ ットの長さを決定する。ここにｎは遠隔１０Ｒ１２の数である。デコーダ４９は パラレルイン・シリアルアウト・シフトレジスタ５２．５６（二対するシフト／ ロードライン５ｏと、シフト・カラン・ト・カウンタ４８に対するロード信号ど を用意する。各１０Ｒ１２の出方状態を表すデータはＣＰＵ１４によって発生し 、データバス１５を介しパラレルフォーマットでバッファレジスタ５４に送られ る。インバータ５３は、各１０Ｒ１２に対する出力バイトとなる分相型２進数表 現を形成するため各データビットを反転する。

出力パケットの長さはネットワーク上のｌ０Ｒ１２の数に依存するのであるから 、１０Ｒ１２が出力を持たない場合、ｌ０Ｒ１２の入力状態を適切なタイムスロ ッ）・に挿入するために、位置ホルダーとしての有効なデータ出力は依然として ネットワークに送られなければならない。バッファレジスタ５４の出力５５はパ ラレルイン・シリアルアウト・シフトレジスタ５６に送られる。このシフトレジ スタからのデータ５７が計時されて出力シフトレジスタ５２に入ると、出力シフ トレジスタ５２はシフトライン５ｏの制卸の下に入力同期パルス３ｏ、出力同期 パルス３１および出力データ５７を順番に組合わせる。このレジスタ５２からの 出力は第２図に示したデータ出力信号２０ａである。ｌ０Ｒ１２の数は一定でな く、かつデータバス１５の幅には限界があるから、データバス１５がらのデータ 入力はデータバス１５、ＣＰＵ１４、シフトレジスタ５６のデータ構造に依存し て８．１６あるいは３２のグループに分割することができる。このことは実質的 に数に制限なくｌ０Ｒ１２をいくってもネットワーク２ｏに接続できることにな る。

１０Ｒ（１）１２ａの詳細を第５図に示す。ＴＯＲＩ２は中継器の機能を実行す るので、その結果として受信したデータと直列データライン２０ａに再送された データに固有の遅れがある。発信器１６から受信したクロック信号２０ｂをイン バータ５８で反転してこの遅れをクロック周期の半分に維持することにより１０ Ｒを通るときの最小のシステム遅れ（ｓｙｓｔｅｍ　ｄｅｌａｙ）あるいは最小 待ち時間（ｍｉｎｉｍｕｍ　１ａｔｅｎｃｙ　）が得られる。そのためＩＯＲ（ ２）１２ｂに送られる出力クロック信号は実際としてこの量だけ遅れる。ＩＯＲ はいくつかの機能を実行する。ＩＯＲはスイッチ人力２２ａをモニタする。この スイッチ入力は絶縁されていれば（接点、リミットスイッチ、押しボタン等）ど んなタイプからでも良いが、ＩＯＨの論理電圧レベルに変換されていなければな らない。入力装置の状態は直列データパケット２１に挿入され、このループの中 の次のＩＯＲに送られる。

１０Ｒは装置出力信号２４ａを出力して出力ドライバを起動しリレー、パイロッ ト灯あるいは同様な出力装置を作動（ｐｉｄｋｕｐ）させる。ＩＯＲは実配線の アドレスを必要としないからユーザがアドレスを設定する必要はない。ＩＯＲの アドレスは通信ネットワーク２０の中のＩＯＲの位置によって決まる。

人力スイッチの状態は直列データパケット２１０入力同期バイト３０の後に挿入 される。ＤＱフリップフロップ（ＦＦ）６５．６６．６７は３ステージのシフト レジスタを形成しており、クロック信号２０ｂにより同期動作中のデータビット における計時のために使用され、更に直列データパケット２１に入力データ１（ １）を追加し、直列データパケット２！から出力データ０（１）を取り出す手段 になっている。２ビツトシフトレジスタ６８は、入力同期検出器６２および出力 同期検出器６３によって受信された入力データを復号するときに使用するメモリ になっている。検出器６２は、３つの連続した論理１でその後に論理０が続いた データ、即ち本好適実施例における入力同期バイト３０を表すデータを検出する と、ラッチ６０をセットする。ラッチ６０の出力６１は論理スイッチ６９．７０ ．７！を制御する。これらのスイッチによりＤＱフリップフロップ６７は次のい ずれかをおこなうことができる。即ち、ラッチがリセットされているときはスイ ッチ７１の入力端子ｒａＪを介して直列データパケット２１を直接出力し、ある いはラッチがセットされているときはスイッチ７１の入力端子［ｂ」を介して、 ＤＱフリップフロップ６５．６６を通って２サイクル遅れた直列データパケット ２１を出力する。

本好適実施例において検出器６２が入力同期バイト３０を復号すると、検出器６ ２はラッチ６０をセットする。これによってスイッチ６９〜７１の入力端子［ｂ ］が動作状１Ｂ　（ａｃｔｉｖｅ）になる。そのときＤＱフリップフロップ６６ は入力スイッチ２２ａの状態を記憶し、ＤＱフリップフロップ６６は入力スイッ チ２２ａの状態の否定を記憶する。これらのビットは次の２クロック周期の間に データストリーム２２ａに挿入される。データストリーム２２ａは、検出器６３ が３つの連続した論理Ｏでその後に論理１が続くデータ、即ち本好適実施例にお ける出力同期バイト３を表すデータを検出するまで、スイッチ６９０入力端子「 ｂ」で受信されるように連理して送られる。次に検出器６３はラッチ６０をリセ ットする。これによってスイッチ６９〜７１の入力端子ｒａＪが動作状態にする 。そのときＤＱフリップフロップ６５．６６０ビツトは直列データパケット２１ から除外され、ＤＱフリップフロップ６７はスイッチ７１の入力端子ｒａＪを直 接介して直列データバイトｌ−２１を再び出力する。ＤＱフリップフロップ６５ ．６６の情報にはその瞬間における出力装置２４の状態かを含まれている。排他 的論理和ゲート７２がこの情報が有効であることを検証すると、検出器６３によ って論理積ゲート７４がイネーブルされ、出力状態が決定される。ディジタル・ フィルタ／デバウンス回路７６および出力フリップフロップ７８は接点接触のバ ウンス、誤りデータあるいは雑音を防止する。この回路は、たとえば、３周期連 続して同じ要があったときにだけ変更のためにセットされる。フリップフロップ ７８の出力は、出力装置２４ａを起動するトライアックあるいはその他の同様な 装置を駆動するために使用される。

直列データパケット２１は、入力同期バイト３０の後の入力スイッチ状態ビット を挿入し、かつ出力同期バイト３１の後に出力スイッチ状態ビットを取り出すこ とによって修正された。データストリームの長さは変化しなかった。ｌ０Ｒ１２ が入力装置としてだけ機能する場合でも、発信器１６は、このＩＯＨに対して有 効な出力データバイトを位置ホルダーとして含めなければならない。同様に１０ Ｒ１２が出力装置としてだけ機能する場合、受信器Ｉ８がその入力データバイト を無視するとしても、ｌ０Ｒ１２は有効な入力データバイトをデータストリーム パケットに挿入する。ＩＯＲの出力はそのＩＯＲに直列に接続された次の１ＯＲ に送られるか、あるいはネットワークの最後のＩＯＲの場合は入力データバイト を復号する受信器１８に送られる。第６図に受信器のブロック図を示すが、その 詳細は以下に述へる。

受信器１８はシフトレジスタおよび誤り検出器として機能する。クロック入力２ Ｑｂはネットワーク２０上の最後のｌ０Ｒ１２から得られ〜受信した直列データ パケット２１にネットワーク上の複数のＩＯＲ＋２によって挿入された入力情報 を復号するために使用される。４０において受信したときの直列データバイト１ −．２１は、４ビツトの入力同期バイト３０、ｎ個の入力データバイト、４ビツ トの出力同期バイト３１の形をしている。

４ビット同期シフト１／ノスタ８０は、出力同期バイト３１が検出されるまで直 列データパケット２１がこのレジスタを通過できるようにすることによって入力 同期バイト３０を直列データパケット２１から取り出す。結果として得られたデ ータストリーム８１は直並列変換器である受信器シフトレジスタ８２に結合され る。並列出力８３には各１ＯＲの入力データバイトの個別の分相型表現が含まれ ている。したがって出力８３ａは入力データバイトの第１のビットであり、この 人力データバイトには人力装置２２ａの真の状態が含まれ、出力８３ｂは出力８ ３ａの否定となる。他のＩＯＲの入力データバイトの第１のビットとともに、出 力８３ａはデータ受信バッファレジスタ８４に転送される。出力８３ａ、８３ｂ は排他的論理和ゲート群８６によって比較される。これらの出力は常に論理的に 反対でなければならないから、出力８７は常に論理ｌでなけ第１ばならない。こ れらの出力はレジスタ８８に記憶されるが、１ノジスタ８８は受信した直列デー タパケット２１におけるＩＯＲの位置による誤りを検出する手段となる。これら の誤りは信号ラインの開放や短絡、雑音、あるいは無効なデータによって惹起さ れたものと考えて良い。検出器９０は出力同期バイト３１のピッ１〜パターンに 対して同期シフトレジスタ８０の４ビツト出力９１を監視する。前記パターンを 検出すると、検出器９０はバッファレノスタ８４とデータレジスタ８８にこの周 期は完了したことを示す信号を送る。ネットワーク上の１ＯＲに接続された入力 装置２２の状態を含む出力９２．９４は、ＣＰＵの梯子型プログラムを実行する どきＣＰＵ１４によって使用されるためにデータバス１５に送られる。

発信器１６の場合と同様、入力装置２２の数は一定ではなく、データバス１５０ 幅に関する制限がある。データバス１５に対するデータ出力は、データバス１５ 、ＣＰＵ１４、レジスタ８４．８８のデータ構造に依存して８．１６あるいは３ ２のグループに分割しても良い。このことは実質的に数に制限なくｌ０Ｒ１２を いくっでもネットワーク２ｏに接続できることになる。

している直列デー・タライン２０ａと共に周期的にフリーランニングする。スタ ートビットあるいはストップビット、パリティビット、検査合計ビットあるいは 他の誤り検査符合に対する要求条件はない。

用してＩＯＲを超小型化することが可能である。

■ （Ｎ ！ｆ フロントページの続き （７２）発明者　ビール、ケルビン アメリカ合衆国　２７５１３　ノース　カロライナ州キャリー、ウィンスロウ　 コート

Claims (12)

【特許請求の範囲】
1. １．ホスト・マイクロプロセッサ型装置と、同期式シリアル通信ネットワークに 接続された別の複数の入出力中継器モジュールとの間でデータを転送する遠隔入 出力中継器モジュール（１０Ｒ）であって、（Ａ）前記ネットワークからデータ パケットを受信する直列入力と、（Ｂ）当該ＩＯＲを前記ネットワークに接続さ れた前記ホスト・マイクロプロセッサ型装置結合と同期させるクロック入力と、 （Ｃ）入力装置を接続する入力手段と、（Ｄ）出力装置を接続する出力手段と、 （Ｅ）前記直列入力に接続され、出力バイトを得るために前記データパケットを 復号する検出手段と、前記データストリームから前記出力バイトを除外する取り 出し手段において、前記取り出した出力バイトは前記出力装置を制御する前記出 力手段に待合された取り出し手段と、（Ｆ）前記検出手段に接続され、入力バイ トを前記修正されたデータパケットに挿入する修正手段であって、前記入力手段 から受信した前記入力バイトは前記入力装置の状態を表す修正手段と、 （Ｇ）前記修正手段と直列入力との間に結合され、前記ネットワークに直列に接 続された次の装置に前記修正されたデータパケットを送る送信手段と、を含む遠 隔入出力中継器モジュール（ＩＯＲ）において、（Ｈ）前記ＩＯＲは、前記ネッ トワーク上の前記ＩＯＲの位置を決定するために独自のハードウエアアドレス検 出手段を必要としない、遠隔入出力中継器モジュール（ＩＯＲ）。
2. ２．請求項１記載の遠隔入出力中継器モジュール（ＩＯＲ）であって、前記ネッ トワークに直列に接続された前記第１のＩＯＲモジュールは、前記ネットワーク に直列に接続された前記ホスト・マイクロプロセッサ型装置の発信器モジュール から前記データパケットを受信することを特徴とする遠隔入出力中継器モジュー ル。
3. ３．請求項１記載の遠隔入出力中継器モジュール（ＩＯＲ）であって、前記ネッ トワークに直列に接続された前記最後のＩＯＲモジュールは、前記ネットワーク に直列に接続された前記ホスト・マイクロプロセッサ型装置の受信器モジュール に前記修正されたデータパケットを送ることを特徴とする遠隔入出力中継器モジ ュール。
4. ４．請求項２記載の第１のＩＯＲモジュールであって、前記発信器モジユールか ら受信した前記データパケットは、入力同期バイトと、出力同期バイトと、ｎは 前記ネットワークに接続された前記１０Ｒモジュールの数として、ｎ個の入力バ イトと、から構成されることを特徴とする第１のＩＯＲモジュール。
5. ５．請求項３記載の受信器により受信されたデータパケットであって、前記修正 されたデータパケットは入力同期バイトと、ｎは前記ネットワークに接続された 前記ＩＯＲモジュールの数として、ｎ個の入力バイトと、出力同期バイトと、か ら構成されることを特徴とする受信機。
6. ６．請求項１記載の遠隔入出力中継器モジュール（ＩＯＲ）であって、前記ＩＯ Ｒモジュールは前記入力同期バイトの直後に自身の前記入力バイトを挿入し、か つ前記出力同期バイトの直後にある前記出力バイトを取り出すことを特徴とする 遠隔入出力中継器モジュール（ＩＯＲ）。
7. ７．請求項１記載のデータパケットであって、前記出力バイトは分相型２進数に 符合化されることを特徴とするデータパケット。
8. ８．請求項１記載の修正されたデータパケットであって、前記入力バイトは分相 型２進数に符合化されることを特徴とする修正されたデータパケット。
9. ９．請求項１記載の同期式シリアル通信ネットワークであって、前記ホスト・マ イクロプロセッサ型装置はプログラマブル論理制御装置であることを特徴とする 同期式シリアル通信ネットワーク。
10. １０．請求項１記載の同期式シリアル通信ネットワークであって、前記ホスト・ マイクロプロセッサ型装置はパーソナルコンピュータであることを特徴とする同 期式シリアル通信ネットワーク。
11. １１．請求項１記載の同期式シリアル通信ネットワークであって、前記同期式シ リアル通信ネットワークは多対電線ケーブルであり、かつ前記データパケットは 前記ケーブルを介して伝送されることを特徴とする同期式シリアル通信ネットワ ーク。
12. １２．請求項１記載の同期式シリアル通信ネットワークであって、前記同期式シ リアル通信ネットワークは光ファイバケーブルを含み、かつ前記データパケット は前記光ファイバケーブルを介して伝送されることを特徴とする同期式シリアル 通信ネットワーク。