JPH07502614A - 単一点入出力装置を制御する同期式シリアル通信ネットワーク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 単一点大出力装置を制御する同期式 シリアル通信ネットワーク 出願人の発明は一般的には電気的制御メカニズムに関し、より詳細には、プログ ラマブル論理制御装置あるいは多くの機能を実行する他の形式のマイクロプロセ ッサ型装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｂａｓｅｄ　ｄｅｖｉｃｅｓ）に 直列に接続される単一点入出力装置（ｓｉｎｇｌｅ　ｐｏｉｎｔ　１ｎｐｕｔ　 ａｎｄ　ｏｕｔｐｕｔ　ｄｅｖｉｃｅｓ　）のネットワークに関する。

関連出願 本出願は、本出願と同一日付で受け付けられ、共通に論理された以下に示す名称 の出願に関連する。即ち、 目１を一点人出力装置ネットワークを制御する直列データバケットを発生させか つ送信する装置Ｊ　（Ａｐｐａｒａｔｕｓ　Ｆｏｒ　Ｇｅｎｅｒａｔｉｎｇ　Ａ ｎｄ　Ｓｅｎｄｉｎｇ　Ａ　５ｅｒｉａｌ　ＤａｔａＰａｃｋｅｔ　ｆｏｒ　Ｃ ｏｎｔｒｏｌｌｉｎｇ　Ａ　Ｎｅｔｗｏｒｋ　ｏｆ　Ｓｉｎｇｌｅ　Ｐｏ１ｎｔ 　Ｉｌｏ　Ｄｅｖｉｃｅｓ）　（■■■■ Ｎｏ、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４７）、「単一点入出力装置ネットワーク の状態を含む直列データバケットを受信し復号する装ｆｔＪ　（Ａｐｐａｒａｔ ｕｓ　Ｆｏｒ　Ｒｅｃｅｉｖｉｎｇ　Ａｎｄ　Ｄｅｃｏｄｉｎｇ　Ａ　５ｅｒｉ ａｌ　Ｄａｔａ　Ｐａｃｋ■■ ｆｏｒ　Ｃｏｎｔａｉｎｉｎｇ　Ｔｈｅ　５ｔａｔｕｓ　Ｏｆ　Ａ　Ｎｅｔｗｏ ｒｋ　ｏｆ　Ｓｉｎｇｌｅ　Ｐｏ１ｎｔ　Ｉｌｏ　Ｄｅｖｉモ■刀j　（通 し番号Ｎｏ、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４８）、［通信ネットワークの状態 を示す直列データバケットを通信ネットワークから受信し修正する装置Ｊ　（Ａ ｐｐａｒａｔｕｓ　Ｆｏｒ　Ｒｅｃｅｉｖｉｎｇ　Ａｎｄ　Ｍｏｄｅｆｙｉｎｇ 　Ａ　５ｅｒｉａｌ　ＤａｔａＰａｃｋｅｔ　Ｆｒｏｍ＾Ｃｏｍｍｕｎｉｃａｔ ｉｏｎｓ　Ｎｅｔｗｏｒｋ　Ｔｏ　Ｉｎｄｉｃａｔｅ　Ｈｓ　５ｔａｔｕｓ　） 　（通し番■ Ｎｏ、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４９）ここでこれらの出願に言及すること により、これら出願の内容は本願に明確に組入れられることとする。

製造作業における多数の機能を制御するために使用されるプログラマブル論理制 御装置ｔ　（ＰＬＣ）とインタフェースする入出力制御モジュールは周知されて いる。たいていの場合、これらの制御モジュール組立体はラック組立体において ＰＬＣと電気的に接続されている。この組立体は製造作業に使用される工作機械 から離れた工場の床に設置され、汚れや、湿気、振動なと物理的に酷使されるこ とを防止する必要が多く生しる。多数のスイッチ、パイロット灯、制御リレー等 が工作機械に配置されているので、これらの装置をＰＬＣに接続するためにはか なり多くの配線が必要となる。なぜならば各装置は関連する入出力点との間に最 低２本の電線を必要とするからである。

遠隔入出力制御モジュールは工作機械に直接搭載されたラック組立体に配置され るように使用することが可能である。こうすれば配線の必要性が減少するけれと も、追加するラック組立体には電源と、よりコストがかかるネットワークインタ フェースモジュール（ＮＩＭ）を追加する必要がある。これらの組立体は一般に 大型となり、必要な搭載スペースがないおそれもある。さらに各装置を遠隔入出 力制御モジュールに直接接続する必要があろう。

またホスＩ−Ｐ　Ｌ　ＣはローノＪルＮＩＭが必要になり、ローカルＮＩＭと遠 隔ＮＩＭとの間の通信はＰｉ雑になりつる。各装置は独自のアトルスを持ってい る。

ＰＬＣによって通信リンクに送られる各種のデータパケットからアドルスを表す データを選択しかつ復号することができるように、各入出力点には入出力点のア ドレス位置を知りかつそれを設定する手段がなければならない。また、各入出力 点は、データがＰＬＣに送り返されたとき、データに当該入出力点の独自性をマ ークできなければならない。システム規模が非常に大きくなるとアドレスの復号 に必要なオーバーヘッドが追加されるため、応答時間が問題となりうる。またデ ータパケットの数がより多くなると、誤りの検出と訂正もより複雑になりうる。

一般にこれらのバケットには、ルーティング情報、データ、検査合計ビットなど 誤り検出部分を含む前置部分が含まれているのが普通である。

また故障になった場合、入出力制御モジュールが頻繁に交換されることも周知の ことである。重要な故障の場合機械動作を閉塞することになるので最短時間で交 換を行なう必要かある。人出力制御モジュールはたいてい１６またはそれ以上の 入出力点を有している。モジュールを交換することは最低３２箇所の配線を除去 して再接続することを意味している。システム変更に対して制御モジュールを追 加あるいは削除することは、アドレスづけのために個々の入出力点の再構成を必 要とする。

本発明はこれらの問題点を解決するようになっている。

発明の要約 本発明の目的は同期式シリアル通信プロトコルを使用して、複数の遠隔入出力中 継器モジュールのネットワークとプログラマブル論理制御装置との間の通信を低 コストにすることである。

本発明の更に進んだ目的は通信システムを提供することであって、このシステム のプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中継器 モジュールに接続された出力装置の状態を決定するデータパケットを発生させる 発信器モジュールが含まれている。

本発明の更に進んだ別の目的は通信システムを提供することであって、このシス テムのプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中 継器モジュールに接続された入力装置の状態を示すデータパケットを受信しかつ 復号する受信器モジュールが含まれている。

本発明のさらに別の目的は通信システムを提供することであって、このシステム のネットワークに結合された第１の遠隔入出力中継器モジュールは自身の出力装 置の状態を決定するデータパケットを受信しかつ復号して、自身の入力装置の状 態を示すデータパケットを修正する。修正されたデータパケットは、ネットワー クに結合された次のインライン遠隔入出力中継器モジュールに送られる。

最後に、本発明の目的は通信システムを提供することであって、このシステムの 同期式シリアル通信プロトコルはデータバイトにマンチェスター分相形２進符合 （Ｍａｎｃｈｅｓｔｅｒ　５ｐｌｉｔ−ｐｈａｓｅ　ｂｉｎａｒｙ　ｃｏｄｅ） を使用している。

本発明の他の特徴と利点は、本発明の好適実施例を示す添付の図面と共に取り入 れた以下の明細書から明かであろう。この実施例は必ずしも本発明の全容を示し ているとは限らないので、本発明の全ての範囲を説明するため請求の範囲の中で 言及する。

図面の簡単な説明 第１図は本発明による通信システムのブロック図である。

第２図は、ネットワークに結合された個別の入出力中継器モジュールを介して進 行するデータストリームのデータフォーマットを示す図である。

第３図は、データバイトの異なる２進数表現を示す各種波形図である。

第４図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた発信器モジュールのブロック図である。

第５図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた受信器モジュールのブロック図である。

第６図は、ネットワークに結合された入出力中継器モジュールのブロック図であ る。

詳細な説明 本発明から多数の異なる実施例を導き出すことは容易であるが、ここに好適実施 例を８１細に説明しかつ図面で示すことにする。本開示は本発明の原理を例示し ているのであって、説明している特定実施例は本発明のより広い観点に対する限 界と考えてはならない。

第１図を参照すると、同期式シリアル通信プロトコルを使用して、複数の遠隔入 出力中継器（ＩＯＲ）モジュール１２のネットワークとプログラマブル論理制御 装置（ＰＬＣ）１０との間の低コストの通信システムが開示されている。

ＰＬＣＩ　Ｏには製造作業における多数の機能を制御する梯子型プログラムを実 行するＣＰＵＩ４が含まれている。データバス１５はＣＰＵを対入出力点発信器 （Ｐｏｉｎｔ　［１０ｔｒａｎｓｍｉｔｔｅｒ　）　Ｉ　６および対入出力点受 信器（Ｐｏｉｎｔ　Ｉｌｏ　ｒｅｃｅｉｖｅｒ）１８に接続する。シリアルルー プ通信ネットワーク２０は発信器１６から始まり各１ＯＲ＋２と接続し、受信器 １８で終わっている。ネットワーク２０の伝送媒体は電線あるいは光ファイバで 良い。製造作業用の入力装置２２および出力装置２４はｌ０Ｒ１２に接続され、 梯子型プログラムに応答し梯子型プログラムと相互動作する。各遠隔１０Ｒ１２ は入力、出力あるいはその両方の能力を持っている。ネットワーク２０は多心ケ ーブルであって、直列データライン２０ａとクロックライン２０ｂとを含む２本 の信号線が必要である。追加する電線は電力の分配と接地用である。ネットワー ク２０」、の遠隔＋０ＲＩ２の数はクロック周波数、サイクル時間、などシステ ムパラメータと伝送媒体とによって限定されるだけである。各遠隔１０Ｒ＋２の アドレスは送信器１６と受信器１８との間のループにおける遠隔１０Ｒの位置に よって自動的に決定されるので、独特なものではない。

直列データライン２０ａに送信される情報の直列データパケット２１は入力同期 バイト３０、出力同期バイト３１、データ３２〜３７て構成される。パケットの 長さはネットワーク２０に接続される遠隔１０Ｒ＋２の数に依存する。人力同期 バイト３０と出力同期バイト３１はビットパターンから構成されているが、ＴＯ Ｒはそのビットパターンを復号して、いつＩＯＲに接続されている入力装置およ び出力装置の状態を表すパケットから取り出したりあるいは追加したりするかを 決定する。クロックライン２０ｂは発信器１６、ｌ０ＲＩ２、受信器１８を同期 させる。

梯子型プログラムがＰＬＯで実行されると、各種の出力装置２４に対して電流を 流したり切ったりする。ＣＰＵは各出力装置２４に対するデータバイトを発生さ せる。これらのデータバイトはデータバス１５により対人出力点発信器１６に結 合される。対入出力点発信器１６は出力データバイトとクロックライン２０ｂを 含む直列データライン２０ａを発生させる。第２図に示すとおり、直列データラ イン２０ａは発信器１６から出て、点２６て第１のｌ０ＲＩ２ａに入るから、直 列データライン２０ａは人力バイト３０、出カバイト３１．昇順の出力データ０ （ｎ）のｎバイトの形式になっている。ここにｎはネットワークに接続されてい るｌ０Ｒ１２の全数であり、ｎ−１はネットワーク２０上て発信器１６に最も近 いＦｌの装置である。直列データパケットがｌ０ＲＩ２ａを通ると、このデータ ストリームは修正される。ｌ０Ｒ１２ａは入力バイト３０を復号した後、１０Ｒ Ｉ２ａはその入力データバイトに、入力装置２２ａの状態を示すＩ　（１）３５ を挿入する。次にｌ０Ｒ１２ａは、ＴＯＲＩ２ａが出力バイト３Ｉを復号するま で次のデータバイトをバスできる。次のバイトのデータＯ（＋）３２は出力装置 ２４ａの要求された状態を表す。ＴＯＲＩ２ａはこのバイトをデータストリーム から取り出し次にＴＯＲＩ２ａに接続されている出力装置２４ａに電流を流すか あるいは切断する。データストリームの残りはｌ０ＲＩ２ａを通過して点３８て ｌ０ＲＩ２ｂに渡される。追加された入力データバイｌ−１（１）３５０バイト の長さは取り出された出力バイト０（１）３２と同じであるから、このデータス トリームは点２６におけるデータストリームと同じ長さである。第２のｌ０Ｒ１ ２ｂはこの処理を継続する。１ＯＲ１２ｂは入力バイト３０を復号した後その入 力装置２２ｂの状態データＩ（２）３６をデータストリームに追加し、出力バイ ト３１を復号した後その出力装置２４ｂの状態データ０（２）３３を取り出す。

この手続きは１からｎにわたる残りのｌ０Ｒ１２の全てによって継続しておこな われ、修正された最後のデータストリームは、入力バイト３０、降順の入力デー タバイトＩ（１）からＩ（ｎ）、出力バイト３１を持って受信器１８の入力４０ に現れることになる。全ての出力バイトＯ（ｎ）は取り出されてしまっている。

受信器１８は受信したデータストリームを、ｌ０ＲＩ２に接続された各入力装置 ２２の状態を表すデータビットに復号し、ＣＰＵＩ４が使用できるようにこれら のデータビットをデータバス１５に結合する。

直列データパケット２１はディジタルであるから、論理ｌと論理２の２つの状態 だけを持ち、システムを簡潔に保っている。フリーランニングするクロックライ ンを第３図に示すが、第３図には直列データパケットの各種組合わせも図示され ている。分相形２進数表示はデータバイトの表現に使用される。２つのクロック 周期は１つの２進ビツトを表すために必要である。論理ｌは４２ａに示すとおり 論理ハイてその後に論理ローが続く。論理Ｏは４２ｂに示すとおり論理ローでそ の後に論理ハイが続く。４２ｃは２進数０１１００表現を示す。全ての有効なデ ータビットは常に論理ハイから論理ローあるいは論理ローから論理ハイの組合わ せてあり、データビット列の中で発生する最も長く続く論理ハイあるいは論理ロ ーの数は２である。したがって入力同期バイト３０および出力同期バイト３１は 、有効な入力データバイトあるいは出力データバイトに対して間違えることがな いように３つまたはそれ以上連続する論理ハイあるいは論理ローによって表現す ることかできる。

対入出力点発信器１６の詳細は第４図のブロック図によって開示されている。

この回路は直列データライン２０ａとクロック信号２０ｂの発生という２つの主 要機能を備えている。ネットワーク２０上の各種装置を同期させるために使用さ れるクロック信号２０ｂはフリーランニング型あるいはバースト型にして良いが 、最小待ち時間（ｍｉｎｉｍｕｍ　１ａｔｅｎｃｙ　）はフリーランニング型に よって得られる。システムの動作はクロック周波数と独立であるから、発振器４ ４によって発生するシステムクロック４５は伝送媒体、ＥＭＩおよびＲＦＩに対 するＦＣＣの要求、システム雑音の考慮およびシステムのサイクル時間に対して 最適化することができる。バッファー４６はシステムクロツク信号２０ｂの駆動 部となる。データバス１５を介したＣＰＵＩ４からのリセットイ８号４７は直列 データラインに対する直列データパケット２■の発信を開始する。シフト・カウ ント・カウンタ４８とカウントデコーダ４９は結合されて、２ｎプラス入カバイ ト３０プラス出カバイト３１のクロック周期に等しい送信パケットの長さを決定 する。ここにｎは遠隔ｌ０ＲＩ２の数である。デコーダ４９はパラレルイン・シ リアルアウト・シフトレジスタ５２．５６に対するシフト／ロードライン５０と 、シフト・カウント・カウンタ４８に対するロード信号とを用意する。各１０Ｒ １２の出力状態を表すデータはＣＰＵＩ４によって発生し、データバス１５を介 しパラレルフォーマットでバッファレジスタ５４に送られる。インバータ５３は 、各１ＯＲ＋２に対する出力バイトとなる分相型２進数表現を形成するため各デ ータビットを反転する。

出力パケットの長さはネットワーク上のＩＯＲ＋２の数に依存するのであるから 、１０Ｒ１２が出力を持たない場合、ｌ０Ｒ１２の人力状態を適切なタイムスロ ットに挿入するために、位置ホルダーとしての有効なデータ出力は依然としてネ ットワークに送られなければならない。バッファレジスタ５４の出力５５はパラ レルイン・シリアルアウト・シフトレジスタ５６に送られる。このシフトレジス タからのデータ５７が計時されて出力シフトレジスタ５２に入ると、出力シフト レジスタ５２はソフトライン５０の制御の下に入力同期パルス３０、出力同期パ ルス３１および出力データ５７を順番に組合わせる。このレジスタ５２からの出 力は第２図に示したデータ出力信号２０ａである。ｌ０ＲＩ２の数は一定でなく 、かつデータバス１５の幅には限界があるから、データバスＩ５からのデータ入 力はデータバス１５、ＣＰＵ１４、シフトレジスタ５６のデータ構造に依存して ８．１６あるいは３２のグループに分割することができる。このことは実質的に 数に制限なく［０Ｒ１２をいくつでもネットワーク２０に接続できることになる 。

１０Ｒ（＋）１２ａの詳細を第５図に示す。ｌ０Ｒ１２は中継器の機能を実行す るので、その結果として受信したデータと直列データライン２０ａに再送された データに固在の遅れがある。発信器１６から受信したクロック信号２０ｂをイン バータ５８で反転してこの遅れをクロック周期の半分に維持することにより１０ Ｒを通るときの最小のシステム遅れ（ｓｙｓｔｅｎ＋　ｄｅｌａｙ）あるいは最 小待ち時間（ｍｉｎｉｍｕｍ　１ａｔｅｎｃｙ　）が得られる。そのためＴＯＲ （２）１２ｂに送られる出力クロック信号は実際としてこの量だけ遅れる。ＩＯ Ｒはいくつかの機能を実行する。ＩＯＲはスイッチ人力２２ａをモニタする。こ のスイッチ入力は絶縁されていれば（接点、リミットスイッチ、押しボタン等） どんなタイプからでも良いが、１０Ｒの論理電圧レベルに変換されていなければ ならない。入力装置の状態は直列データパケット２１に挿入され、このループの 中の次のＩＯＲに送られる。

１０Ｒは装置出力信号２４ａを出力して出力ドライバを起動しリレー、パイロッ ト灯あるいは同様な出力装置を作動（ｐｉｄｋｕｐ）させる。ＩＯＲは実配線の アドレスを必要としないからユーザがアドレスを設定する必要はない。ＩＯＲの アドレスは通信ネットワーク２０の中のＩＯＲの位置によって決まる。

入力スイッチの状態は直列データパケット２１の人力同期バイト３０の後に挿入 される。ＤＱフリップフロップ（ＦＦ）６５．６６．６７は３ステージのシフト レジスタを形成しており、クロック信号２０ｂにより同期動作中のデータビット における計時のために使用され、更に直列データパケット２１に入力データ■（ １）を追加し、直列データパケット２１から出力データ０（１）を取り出す手段 になっている。２ビットシフトレジスタ６８は、入力同期検出器６２および出力 同期検出器６３によって受信された入力データを復号するときに使用するメモリ になっている。検出器６２は、３つの連続した論理Ｉでその後に論理０が続いた データ、即ち本好適実施例における入力同期バイト３０を表すデータを検出する と、ラッチ６０をセットする。ラッチ６０の出力６１は論理スイッチ６９．７０ ．７１を制御する。これらのスイッチによりＤＱフリップフロップ６７は次のい ずれかをおこなうことができる。即ち、ラッチがリセットされているときはスイ ッチ７１の入力端子ｒａＪを介して直列データパケット２１を直接出力し、ある いはラッチがセットされているときはスイッチ７１の入力端子「ｂ」を介して、 ＤＱフリップフロップ６５．６６を通って２サイクル遅れた直列データパケット ２１を出力する。

本好適実施例において検出器６２が入力同期バイト３０を復号すると、検出器６ ２はラッチ６０をセットする。これによってスイッチ６９〜７１の入力端子「ｂ 」が動作状ＩＬ”、　（ａｃｔｉｖｅ）になる。そのときＤＱフリップフロップ ６６は入力スイッチ２２ａの状態を記憶し、ＤＱフリップフロップ６６は入力ス イッチ２２ａの状態の否定を記憶する。これらのビットは次の２クロック周期の 間にデータストリーム２２ａに挿入される。データストリーム２２ａは、検出器 ６３が３つの連続した論理０てその後に論理！が続くデータ、即ち本好適実施例 における出力同期バイト３を表すデータを検出するまで、スイッチ６９の入力端 子「ｂ」で受信されるように連理して送られる。次に検出器６３はラッチ６０を リセットする。これによってスイッチ６９〜７１の入力端子ｒａＪが動作状態に する。そのときＤＱフリップフロップ６５．６６のビットは直列データパケット ２１から除外され、ＤＱフリップフロップ６７はスイッチ７１の入力端子ｒａＪ を直接介して直列データパケット２１を再び出力する。ＤＱフリップフロップ６ ５．６６の情報にはその瞬間における出力装置２４の状態かを含まれている。排 他的論理和ゲート７２がこの情報が有効であることを検証すると、検出器６３に よって論理積ゲート７４がイネーブルされ、出力状態が決定される。ディジタル ・フィルタ／デバウンス回路７６および出力フリップフロップ７８は接点接触の バウンス、誤りデータあるいは雑音を防止する。この回路は、たとえば、３周期 連続して同じ要があったときにだけ変更のためにセットされる。フリップフロッ プ７８の出力は、出力装ｆｉ１２４ａを起動するトライアックあるいはその他の 同様な装置を駆動するために使用される。

直列データパケット２１は、入力同期バイト３０の後の入力スイッチ状態ビット を挿入し、かつ出力同期バイト３Ｉの後に出力スイッチ状態ビットを取り出すこ とによって修正された。データストリームの長さは変化しなかった。ｒＯＲ１２ が入力装置としてだけ機能する場合でも、発信器１６は、このＩＯＨに対して有 効な出力データバイトを位置ホルダーとして含めなければならない。同様に１Ｏ Ｒ＋２が出力装置としてだけ機能する場合、受信器１８がその入力データバイト を無視するとしても、ｌ０Ｒ１２は有効な入力データバイトをデータストリーム パケットに挿入する。ＩＯＲの出力はそのＩＯＲに直列に接続された次の１ＯＲ に送られるか、あるいはネットワークの最後のＩＯＲの場合は入力データバイト を復号する受信器１８に送られる。第６図に受信器のブロック図を示すが、その 詳細は以下に述べる。

受信器１８はシフトレジスタおよび誤り検出器として機能する。クロック入力２ ０ｂはネットワーク２０上の最後のｌ０Ｒ１２から得られ、受信した直列データ パケット２Ｉにネットワーク上の複数のｌ０Ｒ１２によって挿入された入力情報 を復号するために使用される。４０において受信したときの直列データビット） ２１は、４ビツトの入力同期バイト３０、ｎ個の入力データバイト、４ビツトの 出力同期バイト３１の形をしている。

４ビット同期シフトレジスタ８０は、出力同期バイト３１が検出されるまで直列 データパケット２１がこのレジスタを通過できるようにすることによって入力同 期バイト３０を直列データパケット２１から取り出す。結果として得られたデー タストリーム８Ｉは直並列変換器である受信器シフトレジスタ８２に結合される 。並列出力８３には各１ＯＲの人力データバイトの個別の分相型表現が含まれて いる。したがって出力８３ａは入力データバイトの第１のビットであり、この入 力データバイトには入力装置２２ａの真の状態が含まれ、出力８３ｂは出力８３ ａの否定となる。他のＩＯＲの入力データバイトの第１のビットとともに、出力 ８３ａはデータ受信バッファレジスタ８４に転送される。出力８３ａ、８３ｂは 排他的論理和ゲート群８６によって比較される。これらの出力は常に論理的に反 対でなければならないから、出力８７は常に論理ｌてなければならない。これら の出力はレジスタ８８に記憶されるが、レジスタ８８は受信した直列データパケ ット２１におけるＩＯＲの位置による誤りを検出する手段となる。これらの誤り は信号ラインの開放や短絡、雑音、あるいは無効なデータによって惹起されたも のと考えて良い。検出器９０は出力同期バイト３１のビットパターンに対して同 期シフトレジスタ８００４ビツト出力９１を監視する。前記パターンを検出する と、検出器９０はバッファレジスタ８４とデータレジスタ８８にこの周期は完了 したことを示す信号を送る。ネットワーク上のＩＯＲに接続された入力装置２２ の状態を含む出力９２．９４は、ＣＰＵの梯子型プログラムを実行するどきＣＰ ＵＩ４によって使用されるためにデータバス１５に送られる。

発信器１６の場合と同様、人力装置２２の数は一定ではなく、データバス１５の 幅に関する制限がある。データバス１５に対するデータ出力は、データバス１５ 、ＣＰＵ１４、レジスタ８４．８８のデータ構造に依存して８．１６あるいは３ ２のグループに分割しても良い。このことは実質的に数に制限なくｌ０Ｒ１２を いくつでもネットワーク２０に接続できることになる。

システムを介した最小待ち時間に対して、直列データパケット２１は、送信むだ 時間（ｔｒａｎｓｍｉｓｓｉｏｎ　ｄｅａｄ　ｔｉｍｅ）や空き時間（ｏｆｆ　 ｔｉｍｅ）を伴わずに常に動作している直列データライン２０ａと共に周期的に フリーランニングする。スタートビットあるいはストップビット、パリティビッ ト、検査金言１ビットあるいは他の誤り検査符合に対する要求条件はない。

特定の実施例を図に示しかつ説明してきたが、本発明の範囲あるいは精神から逸 脱することなく多数の修正変形をすることが可能である。たとえば、ＩＯＲを特 定の人力装置と出力装置と共に直接続合するために、ＡＳＩＣパッケージを使用 してＩＯＲを超小型化することが可能である。

〈 Ｃく Ｏコ Ｃ＼４ ■

Claims (9)

【特許請求の範囲】
1. １．同期式シリアル通信ネットワークに接続されたマイクロプロセッサ型装置間 にデータを転送する制御システムであって、（Ａ）データバスと、前記データバ スに結合された中央処理装置（ＣＰＵ）と、前記データパスおよび前記ネットワ ークに結合された送信器モジュールと、前記データバスおよび前記ネットワーク に結合された受信器モジュールと、を有する第１のマイクロプロセッサ型装置と 、 （Ｂ）それぞれが前記ネットワークからデータパケットを受信する直列入力と、 前記ネットワークに修正されたデータパケットを送る直列出力と、入力装置を接 続する入力端子と、出力装置を接続する出力端子と、を存する複数の遠隔入出力 中継器（ＩＯＲ）モジュールと、 を含む制御システムにおいて、 （Ｃ）前記ＣＰＵはプログラムを実行し、前記プログラムは、前記ネットワーク の前記ＩＯＲモジュールのそれそれに対して順番に出力バイトを発生させ、前記 データパケットを含めることにより前記出力装置の状態を制御し、前記発信器は 、前記発信器とともに前記ネットワークに直列に接続された前記ＩＯＲモジュー ルの第１のＩＯＲモジュールに前記データバケットを送り、（Ｄ）前記ＩＯＲモ ジュールは、関連する前記出力装置を制御する前記受信したデータバケットから 自身に関連する前記出力バイトを取り出し、前記関連する入力装置の状態を表す 入力バイトを前記データパケットに挿入し、かつ前記ネットワークに直列に接続 された次に続く前記ＩＯＲモジュールに前記修正されたデータパケットを送り、 （Ｅ）前記ネットワークに直列に接続された最後のＩＯＲモジュールは、前記受 信器モジュールに前記修正されたデータパケットを送り、（Ｆ）前記受信器モジ ュールは、前記修正されたデータパケットから前記入力バイトを取り出し、かつ 前記プログラムを実行するときに使うため前記ＣＰＵに前記入力装置の前記状態 を送る、 ことを特徴とする制御システム。
2. ２．請求項１記載の発信器から送られたデータパケットであって、入力同期バイ トと、出力同期バイトと、ｎは前記ネットワークに接続されたＩＯＲモジュール の数として、ｎ個の出力バイトと、から構成されることを特徴とするデータパケ ット。
3. ３．請求項１記載の受信器によって受信したデータパケットであって、入力同期 バイトと、ｎは前記ネットワークに接続されたＩＯＲモジュールの数として、ｎ 個の入力バイトと、出力同期バイトと、から構成されることを特徴とするデータ パケット。
4. ４．請求項１記載の発信器から送られたデータパケットであって、前記出力バイ トは分相型２進数で符合化されることを特徴とするデータパケット。
5. ５．請求項１記載の受信器によって受信したデータパケットであって、前記入力 バイトは分相型２進数で符合化されることを特徴とするデータパケット。
6. ６．請求項１記載の制御システムであって、前記第１のマイクロプロセッサ型装 置はプログラマブル論理制御装置であることを特徴とする制御システム。
7. ７．請求項１記載の制御システムであって、前記第１のマイクロプロセッサ型装 置はパーソナルコンピュータであることを特徴とする制御システム。
8. ８．請求項１記載の制御システムであって、前記同期式シリアル通信ネットワー クは多対電線ケーブルであり、かつ前記データパケットは前記ケーブルを介して 伝送されることを特徴とする制御システム。
9. ９．請求項１記載の制御システムであって、前記同期式シリアル通信ネットワー クは光ファイバケーブルを含み、かつ前記データパケットは前記光ファイバケー ブルを介して伝送されることを特徴とする制御システム。