JPH0749555Y2 - データキャリア - Google Patents
データキャリアInfo
- Publication number
- JPH0749555Y2 JPH0749555Y2 JP6622290U JP6622290U JPH0749555Y2 JP H0749555 Y2 JPH0749555 Y2 JP H0749555Y2 JP 6622290 U JP6622290 U JP 6622290U JP 6622290 U JP6622290 U JP 6622290U JP H0749555 Y2 JPH0749555 Y2 JP H0749555Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- signal
- resonance circuit
- data carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は工作機の工具や工場における部品，製品の管理
又は物流システム等の物品識別システムに用いられるデ
ータキャリアに関するものである。
又は物流システム等の物品識別システムに用いられるデ
ータキャリアに関するものである。
従来工作機の工具の管理や工場における組立搬送ライン
での部品，製品の識別等を機械化するためには工具，部
品，製品等の種々の物品を識別して管理するシステムが
必要となる。そこで特開平１−151832号のように識別対
象物にメモリを有するデータキャリアを設け、外部から
データ伝送によってデータキャリアのメモリに必要な情
報を書込んでおき、必要に応じてその情報を読出すよう
にした物品識別システムが提案されている。
での部品，製品の識別等を機械化するためには工具，部
品，製品等の種々の物品を識別して管理するシステムが
必要となる。そこで特開平１−151832号のように識別対
象物にメモリを有するデータキャリアを設け、外部から
データ伝送によってデータキャリアのメモリに必要な情
報を書込んでおき、必要に応じてその情報を読出すよう
にした物品識別システムが提案されている。
このようなデータキャリアは第６図に示すように受信用
のコイルに共振回路51が接続され、共振回路に得られる
信号を波形整形回路52で波形整形し、ゲートアレイやCP
U等で構成されるメモリ制御部53を介してメモリ54にデ
ータを書込み、又は与えられたコマンドに基づいてデー
タを読出して振動吸収回路55によって共振回路51の振動
を吸収することによりデータを送出するようにしてい
る。
のコイルに共振回路51が接続され、共振回路に得られる
信号を波形整形回路52で波形整形し、ゲートアレイやCP
U等で構成されるメモリ制御部53を介してメモリ54にデ
ータを書込み、又は与えられたコマンドに基づいてデー
タを読出して振動吸収回路55によって共振回路51の振動
を吸収することによりデータを送出するようにしてい
る。
しかしながらこのような従来のデータキャリアは比較的
容量の大きいメモリを搭載できるように構成されてい
る。従ってゲートアレイやCPU等によって構成されるメ
モリ制御部が複雑になり、又容量の大きいメモリを用い
るため価格を低減することができないという欠点があっ
た。従ってこのような大容量のメモリを必要とせず、小
容量、例えば数ビットから数十ビットのメモリ容量で足
りる場合には適していないという欠点があった。又従来
のデータキャリアは書込／読出制御ユニットを用いなけ
ればデータを書込むことができず、データキャリアを見
てもデータを識別することができないという欠点があっ
た。更にメモリのデータを電池でバックアップする必要
があるため、データキャリアの寿命は電池によって決定
されてしまうという欠点があった。
容量の大きいメモリを搭載できるように構成されてい
る。従ってゲートアレイやCPU等によって構成されるメ
モリ制御部が複雑になり、又容量の大きいメモリを用い
るため価格を低減することができないという欠点があっ
た。従ってこのような大容量のメモリを必要とせず、小
容量、例えば数ビットから数十ビットのメモリ容量で足
りる場合には適していないという欠点があった。又従来
のデータキャリアは書込／読出制御ユニットを用いなけ
ればデータを書込むことができず、データキャリアを見
てもデータを識別することができないという欠点があっ
た。更にメモリのデータを電池でバックアップする必要
があるため、データキャリアの寿命は電池によって決定
されてしまうという欠点があった。
本考案はこのような従来のデータキャリアの問題点に鑑
みてなされたものであって、小容量化に適し書込／読出
制御ユニットを用いてデータを書込む必要がなく、デー
タキャリアに直接データを書込めるようにすると共に、
電池でデータをバックアップすることなく耐環境性を向
上させるようにすることを技術的課題とする。
みてなされたものであって、小容量化に適し書込／読出
制御ユニットを用いてデータを書込む必要がなく、デー
タキャリアに直接データを書込めるようにすると共に、
電池でデータをバックアップすることなく耐環境性を向
上させるようにすることを技術的課題とする。
本考案はケースの一面に設けられ互いに対の接点が露出
して構成されたデータ設定部と、データ設定部に貼付さ
れ設定データに応じて接点間を短絡する導電体をデータ
設定部側に有するスイッチ膜と、デューティ比が一定の
断続信号を受信する共振回路と、共振回路に得られる受
信出力を平滑して波形整形する波形整形回路と、波形整
形回路より与えられる所定デューティ比の信号に基づい
てデータ設定手段からのデータを読出すデータ読出手段
と、共振回路に接続されデータ読出手段より読出された
信号に基づいて共振回路の残響を制御する振動吸収回路
と、を有することを特徴とするものである。
して構成されたデータ設定部と、データ設定部に貼付さ
れ設定データに応じて接点間を短絡する導電体をデータ
設定部側に有するスイッチ膜と、デューティ比が一定の
断続信号を受信する共振回路と、共振回路に得られる受
信出力を平滑して波形整形する波形整形回路と、波形整
形回路より与えられる所定デューティ比の信号に基づい
てデータ設定手段からのデータを読出すデータ読出手段
と、共振回路に接続されデータ読出手段より読出された
信号に基づいて共振回路の残響を制御する振動吸収回路
と、を有することを特徴とするものである。
このような特徴を有する本考案によれば、あらかじめス
イッチ膜にデータ設定部の接点位置に対応した導電体を
形成しておき、それをデータ設定部に張り付ける。こう
してデータキャリアに直接任意のデータを書込んでお
く。そしてデータを受信する際には、外部より一定のデ
ューティ比の断続信号を与えることによりデータキャリ
ア内で波形整形回路によって波形整形され、そのパルス
に基づいて順次データが読出される。そして読出された
信号を共振回路に接続された振動吸収回路に与えてその
振動を吸収し、外部にデータ伝送している。
イッチ膜にデータ設定部の接点位置に対応した導電体を
形成しておき、それをデータ設定部に張り付ける。こう
してデータキャリアに直接任意のデータを書込んでお
く。そしてデータを受信する際には、外部より一定のデ
ューティ比の断続信号を与えることによりデータキャリ
ア内で波形整形回路によって波形整形され、そのパルス
に基づいて順次データが読出される。そして読出された
信号を共振回路に接続された振動吸収回路に与えてその
振動を吸収し、外部にデータ伝送している。
第１図は本考案の一実施例によるデータキャリアの構成
を示すブロック図である。本図においてデータキャリア
は受信用のコイルＬとコンデンサＣとから成る共振回路
１を有しており、その一端には信号を整流する整流回路
２及びその出力レベルを検出する電圧検知回路３が接続
される。又共振回路１にはその信号を波形整形する波形
整形回路４が接続されている。波形整形回路４は与えら
れた信号を包絡線検波し所定のレベルで弁別することに
よって信号の断続に対応した受信信号を得るものであ
り、その出力は立下り検出器５及び例えば８個のＤフリ
ップフロップ（FF）６−０〜６−７から成るシフトレジ
スタ６に与えられる。又電圧検知回路３の出力はこれら
のDFF6−０〜６−７にリセット信号として与えられ、更
に単安定マルチバイブレータ（MM）７に与えられる。単
安定マルチバイブレータ７は与えられたリセット信号を
所定時間遅延し、遅延信号をマルチプレクサ８−０〜８
−７に与える。マルチプレクサ８−０〜８−７は８ビッ
トのデータ設定回路９−０〜９−７の出力及びDFF8−１
〜８−7,8−０の出力が夫々入力端に接続されており、
これらの入力を選択してDFF8−０〜８−７に与える。デ
ータ設定回路９−０〜９−７はＤフリップフロップ６−
０〜６−７から成るシフトレジスタ６にデータを与える
ものである。又シフトレジスタのDFF6−０の出力及び立
下り検出器５の出力はアンド回路10に与えられる。アン
ド回路10はこれらの論理積信号に基づいて振動吸収回路
11を制御するものである。振動吸収回路11は第１図に示
すように共振回路１の両端に接続され、外部から与えら
れた信号によって共振回路の両端を短絡するものであ
る。
を示すブロック図である。本図においてデータキャリア
は受信用のコイルＬとコンデンサＣとから成る共振回路
１を有しており、その一端には信号を整流する整流回路
２及びその出力レベルを検出する電圧検知回路３が接続
される。又共振回路１にはその信号を波形整形する波形
整形回路４が接続されている。波形整形回路４は与えら
れた信号を包絡線検波し所定のレベルで弁別することに
よって信号の断続に対応した受信信号を得るものであ
り、その出力は立下り検出器５及び例えば８個のＤフリ
ップフロップ（FF）６−０〜６−７から成るシフトレジ
スタ６に与えられる。又電圧検知回路３の出力はこれら
のDFF6−０〜６−７にリセット信号として与えられ、更
に単安定マルチバイブレータ（MM）７に与えられる。単
安定マルチバイブレータ７は与えられたリセット信号を
所定時間遅延し、遅延信号をマルチプレクサ８−０〜８
−７に与える。マルチプレクサ８−０〜８−７は８ビッ
トのデータ設定回路９−０〜９−７の出力及びDFF8−１
〜８−7,8−０の出力が夫々入力端に接続されており、
これらの入力を選択してDFF8−０〜８−７に与える。デ
ータ設定回路９−０〜９−７はＤフリップフロップ６−
０〜６−７から成るシフトレジスタ６にデータを与える
ものである。又シフトレジスタのDFF6−０の出力及び立
下り検出器５の出力はアンド回路10に与えられる。アン
ド回路10はこれらの論理積信号に基づいて振動吸収回路
11を制御するものである。振動吸収回路11は第１図に示
すように共振回路１の両端に接続され、外部から与えら
れた信号によって共振回路の両端を短絡するものであ
る。
ここでデータキャリアは操作者が任意にデータ設定回路
９よりデータを設定できるように構成されている。例え
ば設定すべきデータ８ビットのうち後述するように最初
及び最後の２ビットは識別コードとして用いられるた
め、他の４ビットのデータがユーザによる任意の設定デ
ータとなる。そしてデータキャリア12には第２図（ａ）
に斜視図を示すようにデータ設定部分に略長方形状の窪
みが設けられ、その間に相対応する接点が平行して配置
されたデータ設定部13がデータキャリアの側壁に形成さ
れる。そしてこのデータ設定部13にはスイッチ膜、例え
ば粘着テープを張り付ける。このスイッチ膜14は第２図
（ｂ）に正面図及び裏面図を示すように、正面にデータ
を示す数値、例えば本実施例では「９」が記載され、そ
の裏面には所定の接点間、例えば接点９−2,9−５を閉
成するための導電体が張り付けられている。こうして第
２図（ｃ）に示すようにデータキャリア12にスイッチ膜
14を張り付けてデータキャリアに必要なデータを設定す
る。そして第１図において、データ設定回路９−０〜９
−７の接点の一端を電源に接続し、他端を抵抗を介して
接地すると共にマルチプレクサの入力端に夫々接続す
る。データ設定回路９−0,9−1,9−６〜９−７は識別コ
ードを設定するため、データキャリア12自体には開口部
を設けずユーザが任意に設定できないようにする。ここ
でシフトレジスタ6,マルチプレクサ８−０〜８−7,立下
り検出器５及びアンド回路10は設定されたデータを読出
すデータ読出手段を構成している。
９よりデータを設定できるように構成されている。例え
ば設定すべきデータ８ビットのうち後述するように最初
及び最後の２ビットは識別コードとして用いられるた
め、他の４ビットのデータがユーザによる任意の設定デ
ータとなる。そしてデータキャリア12には第２図（ａ）
に斜視図を示すようにデータ設定部分に略長方形状の窪
みが設けられ、その間に相対応する接点が平行して配置
されたデータ設定部13がデータキャリアの側壁に形成さ
れる。そしてこのデータ設定部13にはスイッチ膜、例え
ば粘着テープを張り付ける。このスイッチ膜14は第２図
（ｂ）に正面図及び裏面図を示すように、正面にデータ
を示す数値、例えば本実施例では「９」が記載され、そ
の裏面には所定の接点間、例えば接点９−2,9−５を閉
成するための導電体が張り付けられている。こうして第
２図（ｃ）に示すようにデータキャリア12にスイッチ膜
14を張り付けてデータキャリアに必要なデータを設定す
る。そして第１図において、データ設定回路９−０〜９
−７の接点の一端を電源に接続し、他端を抵抗を介して
接地すると共にマルチプレクサの入力端に夫々接続す
る。データ設定回路９−0,9−1,9−６〜９−７は識別コ
ードを設定するため、データキャリア12自体には開口部
を設けずユーザが任意に設定できないようにする。ここ
でシフトレジスタ6,マルチプレクサ８−０〜８−7,立下
り検出器５及びアンド回路10は設定されたデータを読出
すデータ読出手段を構成している。
次に本実施例の動作について第３図の波形図を参照しつ
つ説明する。本図において（ａ）〜（ｉ）は第１図のａ
〜ｉに対応する波形図である。本実施例においてはデー
タの書込みはユーザがスイッチ膜14を貼付して設定する
ため、データの読出しのみが行われる。第３図はデータ
を読出すときのタイムチャートであり、読出し時には書
込／読出制御ユニットより時刻t1以後に第３図（ａ）に
示すようにデューティ比が一定、例えば50％の信号を出
力する。そうすれば共振回路１を介してその信号が受信
され、整流回路２及び電圧検知回路３を介して第３図
（ｂ）に示すように時刻t1より所定時間遅れた時刻t2に
電圧検知回路３よりリセット信号▲▼がシフトレ
ジスタ６のクリア入力端子CLに与えられ、シフトレジス
タ６の全てのDFFがクリアされる。そして第３図（ｃ）
に示すように波形整形回路４の出力の立上り時点t3，t4
……でクロック信号がシフトレジスタ６のクロック入力
端に伝えられ、そのときにコード設定回路９の８ビット
のデータがマルチプレクサ８を介して読込まれる。さて
時刻t2にリセットされて所定時間後の時刻t5には単安定
マルチバイブレータ７より出力がマルチプレクサ８−０
〜８−７の選択入力端に与えられ、以後はシフトレジス
タ６は循環モードに入る。そして時刻t5以後に立下り検
出器５の出力により第３図（ｇ）に示すような立上りパ
ルスが得られるときに、シフトレジスタ６によりデータ
がシフトする。従って第３図（ｈ）に示すように設定さ
れたシリアル信号が順次読出されることとなる。そして
DFF6−０からの出力と立下り検知信号との論理積によっ
て振動吸収回路11が動作する。このとき振動吸収回路11
は共振回路１の両端に接続されたスイッチング素子を閉
成するため、この信号が与えられた期間には第３図
（ａ）に示すように残響は禁止される。従って共振回路
１の両端は一定のデューティ比で論理信号がＨのときに
は残響があり、論理信号が０のときには残響のない信号
が得られることとなる。この信号は図示しないリードラ
イトヘッド側でも同様にして検出されるため、リードラ
イトヘッドは残響の有無に基づいてシフトレジスタに書
込まれた信号を読出すことができる。
つ説明する。本図において（ａ）〜（ｉ）は第１図のａ
〜ｉに対応する波形図である。本実施例においてはデー
タの書込みはユーザがスイッチ膜14を貼付して設定する
ため、データの読出しのみが行われる。第３図はデータ
を読出すときのタイムチャートであり、読出し時には書
込／読出制御ユニットより時刻t1以後に第３図（ａ）に
示すようにデューティ比が一定、例えば50％の信号を出
力する。そうすれば共振回路１を介してその信号が受信
され、整流回路２及び電圧検知回路３を介して第３図
（ｂ）に示すように時刻t1より所定時間遅れた時刻t2に
電圧検知回路３よりリセット信号▲▼がシフトレ
ジスタ６のクリア入力端子CLに与えられ、シフトレジス
タ６の全てのDFFがクリアされる。そして第３図（ｃ）
に示すように波形整形回路４の出力の立上り時点t3，t4
……でクロック信号がシフトレジスタ６のクロック入力
端に伝えられ、そのときにコード設定回路９の８ビット
のデータがマルチプレクサ８を介して読込まれる。さて
時刻t2にリセットされて所定時間後の時刻t5には単安定
マルチバイブレータ７より出力がマルチプレクサ８−０
〜８−７の選択入力端に与えられ、以後はシフトレジス
タ６は循環モードに入る。そして時刻t5以後に立下り検
出器５の出力により第３図（ｇ）に示すような立上りパ
ルスが得られるときに、シフトレジスタ６によりデータ
がシフトする。従って第３図（ｈ）に示すように設定さ
れたシリアル信号が順次読出されることとなる。そして
DFF6−０からの出力と立下り検知信号との論理積によっ
て振動吸収回路11が動作する。このとき振動吸収回路11
は共振回路１の両端に接続されたスイッチング素子を閉
成するため、この信号が与えられた期間には第３図
（ａ）に示すように残響は禁止される。従って共振回路
１の両端は一定のデューティ比で論理信号がＨのときに
は残響があり、論理信号が０のときには残響のない信号
が得られることとなる。この信号は図示しないリードラ
イトヘッド側でも同様にして検出されるため、リードラ
イトヘッドは残響の有無に基づいてシフトレジスタに書
込まれた信号を読出すことができる。
さて８ビット以上を連続して読出した場合には同一のデ
ータが繰り返し出力される。データの読出しは必ずしも
８ビット単位で行われず、データの読出しが途中で停止
した場合にもそのデータを読出すことができるようにす
る必要がある。次にこれを可能とする識別コードの構成
について説明する。データ長を例えば８ビットとし、第
４図に示すように最初の２ビットa,b及び最後の２ビッ
トc,dを識別コードIDとし、その間の４ビットはユーザ
が任意に使用できるビットとする。ここで識別コードに
は以下のような制限がある。即ち最初の識別コード「a
b」と最後の識別コード「cd」とを一致させると循環し
てデータを読出すため、いずれか先頭の識別コードかを
判別することができなくなる。従ってa,bとc,dとを同時
に一致させることはできない。それ故前述した実施例で
は第2,3図に示すように「a,b」，「c,d」として「1
1」，「01」のパターンを識別コード（ID）として用い
た場合を示している。
ータが繰り返し出力される。データの読出しは必ずしも
８ビット単位で行われず、データの読出しが途中で停止
した場合にもそのデータを読出すことができるようにす
る必要がある。次にこれを可能とする識別コードの構成
について説明する。データ長を例えば８ビットとし、第
４図に示すように最初の２ビットa,b及び最後の２ビッ
トc,dを識別コードIDとし、その間の４ビットはユーザ
が任意に使用できるビットとする。ここで識別コードに
は以下のような制限がある。即ち最初の識別コード「a
b」と最後の識別コード「cd」とを一致させると循環し
てデータを読出すため、いずれか先頭の識別コードかを
判別することができなくなる。従ってa,bとc,dとを同時
に一致させることはできない。それ故前述した実施例で
は第2,3図に示すように「a,b」，「c,d」として「1
1」，「01」のパターンを識別コード（ID）として用い
た場合を示している。
さて書込／読出制御ユニット側ではこうして得られる８
ビットのデータの途中から読込んでも、正確にユーザが
書込んだデータを読出すことができるようにする必要が
ある。第５図はこのようなコード識別回路の一例を示す
図である。本図において書込／読出制御ユニットはデー
タ受信回路21の出力を波形整形して８ビットのシフトレ
ジスタ22に与えるようにしている。そしてその最初の２
ビットと最後の２ビットとを夫々デジタルコンパレータ
23,24によって比較する。このコンパレータ23,24にはあ
らかじめシフトレジスタに保持していた識別コード、例
えば前述した実施例では「ab」＝「11」，「cd」＝「0
1」となるようなコンパレータを設け、これらの一致出
力をアンド回路25によって検出する。又シフトレジスタ
22の中間の４ビットの出力端にデータを一旦保持するレ
ジスタ26を接続する。そうすればアンド回路25から一致
信号が得られたときにはシフトレジスタ22の動作を停止
してその中間の４ビットをレジスタ26に退避させ、この
レジスタ26からシリアルデータを読出す。こうすればデ
ータキャリアのシフトレジスタに書込んだ任意のデータ
を再び読出すことができる。
ビットのデータの途中から読込んでも、正確にユーザが
書込んだデータを読出すことができるようにする必要が
ある。第５図はこのようなコード識別回路の一例を示す
図である。本図において書込／読出制御ユニットはデー
タ受信回路21の出力を波形整形して８ビットのシフトレ
ジスタ22に与えるようにしている。そしてその最初の２
ビットと最後の２ビットとを夫々デジタルコンパレータ
23,24によって比較する。このコンパレータ23,24にはあ
らかじめシフトレジスタに保持していた識別コード、例
えば前述した実施例では「ab」＝「11」，「cd」＝「0
1」となるようなコンパレータを設け、これらの一致出
力をアンド回路25によって検出する。又シフトレジスタ
22の中間の４ビットの出力端にデータを一旦保持するレ
ジスタ26を接続する。そうすればアンド回路25から一致
信号が得られたときにはシフトレジスタ22の動作を停止
してその中間の４ビットをレジスタ26に退避させ、この
レジスタ26からシリアルデータを読出す。こうすればデ
ータキャリアのシフトレジスタに書込んだ任意のデータ
を再び読出すことができる。
尚本実施例はデータキャリアのデータ設定回路を８ビッ
ト構成としているが、その他の構成のものについても本
考案を適用できることはいうまでもない。例えば16ビッ
ト構成のシフトレジスタを用いる場合には、識別コード
として例えば最初の４ビット及び最後の４ビットを用
い、その間に８ビットの任意のデータを書込むようにし
てもよい。又識別コードは最初と最後のビット数を必ず
しも同一とする必要はなく、任意の数を選択することも
可能である。
ト構成としているが、その他の構成のものについても本
考案を適用できることはいうまでもない。例えば16ビッ
ト構成のシフトレジスタを用いる場合には、識別コード
として例えば最初の４ビット及び最後の４ビットを用
い、その間に８ビットの任意のデータを書込むようにし
てもよい。又識別コードは最初と最後のビット数を必ず
しも同一とする必要はなく、任意の数を選択することも
可能である。
以上詳細に説明したように本考案によれば、ユーザが任
意にデータを設定することができデータキャリアとデー
タ伝送を行うことなくそのデータの内容を確認すること
ができる。又データの設定時にはディップスイッチを用
いていないため、その厚さの影響がなく又耐環境性を向
上させることができる。そしてそのデータを任意に変更
することも可能となる。更に電池を用いることなくデー
タを保持できるので、電池寿命に制限されず極めて長寿
命化することができ、更に耐環境性も大幅に向上させる
ことが可能となる。
意にデータを設定することができデータキャリアとデー
タ伝送を行うことなくそのデータの内容を確認すること
ができる。又データの設定時にはディップスイッチを用
いていないため、その厚さの影響がなく又耐環境性を向
上させることができる。そしてそのデータを任意に変更
することも可能となる。更に電池を用いることなくデー
タを保持できるので、電池寿命に制限されず極めて長寿
命化することができ、更に耐環境性も大幅に向上させる
ことが可能となる。
第１図は本考案の一実施例によるデータキャリアの構成
を示すブロック図、第２図（ａ），（ｃ）はデータキャ
リアの外観図、第２図（ｂ）はスイッチ膜の正面図及び
裏面図、第３図はデータ読出し時の各部の波形を示す波
形図、第４図はシフトレジスタに書込まれる識別コード
を含むデータの一例を示す図、第５図は書込／読出制御
ユニット側で用いられる識別コードを含むデータの読出
し回路を示す回路図、第６図は従来のデータキャリアの
一例を示すブロック図である。 １……共振回路、３……電圧検知回路、４……波形整形
回路、５……立下り検出器、６……シフトレジスタ、７
……ワンショットマルチバイブレータ、８−１〜８−７
……マルチプレクサ、9,9−０〜９−７……データ設定
回路、11……振動吸収回路、13……データ設定部、14…
…スイッチ膜
を示すブロック図、第２図（ａ），（ｃ）はデータキャ
リアの外観図、第２図（ｂ）はスイッチ膜の正面図及び
裏面図、第３図はデータ読出し時の各部の波形を示す波
形図、第４図はシフトレジスタに書込まれる識別コード
を含むデータの一例を示す図、第５図は書込／読出制御
ユニット側で用いられる識別コードを含むデータの読出
し回路を示す回路図、第６図は従来のデータキャリアの
一例を示すブロック図である。 １……共振回路、３……電圧検知回路、４……波形整形
回路、５……立下り検出器、６……シフトレジスタ、７
……ワンショットマルチバイブレータ、８−１〜８−７
……マルチプレクサ、9,9−０〜９−７……データ設定
回路、11……振動吸収回路、13……データ設定部、14…
…スイッチ膜
Claims (1)
- 【請求項１】ケースの一面に設けられ互いに対の接点が
露出して構成されたデータ設定部と、 前記データ設定部に貼付され設定データに応じて前記接
点間を短絡する導電体をデータ設定部側に有するスイッ
チ膜と、 デューティ比が一定の断続信号を受信する共振回路と、 前記共振回路に得られる受信出力を平滑して波形整形す
る波形整形回路と、 前記波形整形回路より与えられる所定デューティ比の信
号に基づいて前記データ設定手段からのデータを読出す
データ読出手段と、 前記共振回路に接続され前記データ読出手段より読出さ
れた信号に基づいて前記共振回路の残響を制御する振動
吸収回路と、を有することを特徴とするデータキャリ
ア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622290U JPH0749555Y2 (ja) | 1990-06-22 | 1990-06-22 | データキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622290U JPH0749555Y2 (ja) | 1990-06-22 | 1990-06-22 | データキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424145U JPH0424145U (ja) | 1992-02-27 |
| JPH0749555Y2 true JPH0749555Y2 (ja) | 1995-11-13 |
Family
ID=31598749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6622290U Expired - Lifetime JPH0749555Y2 (ja) | 1990-06-22 | 1990-06-22 | データキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749555Y2 (ja) |
-
1990
- 1990-06-22 JP JP6622290U patent/JPH0749555Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424145U (ja) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0749555Y2 (ja) | データキャリア | |
| EP0466934B1 (en) | Data carrier | |
| JP2864765B2 (ja) | データキャリア | |
| JPH03231385A (ja) | データキャリア | |
| JPH03238952A (ja) | データキャリア | |
| JPH0445066Y2 (ja) | ||
| JPS6142146U (ja) | 交通情報局の表示回路 | |
| JPS618890U (ja) | 刻時信号受信装置 | |
| SU1372330A1 (ru) | Устройство дл св зи микропроцессора с внешними устройствами | |
| SU1652965A1 (ru) | Устройство дл контрол перемещени подвижных объектов | |
| JP2641066B2 (ja) | カウンタ装置 | |
| SU1383374A1 (ru) | Устройство дл контрол интерфейса ввода-вывода | |
| JPS60123093U (ja) | 警報制御装置 | |
| JPS617132U (ja) | スイツチ回路 | |
| JPS63201954A (ja) | デイスク装置のアドレスマ−ク検出回路 | |
| JPS6116789U (ja) | Ｖｔｒ | |
| JPH03286627A (ja) | データキャリア | |
| JPH023220B2 (ja) | ||
| JPS5995330U (ja) | パ−フオレ−シヨン穴並びにフイルム情報信号穴の検出装置 | |
| JPS6082354U (ja) | カ−ド読取装置 | |
| JPS5860341U (ja) | カセツトテ−プ種類検出装置 | |
| JPS5813774U (ja) | フアクシミリ装置の画情報密度判定回路 | |
| JPS5846193U (ja) | 論理入力回路 | |
| JPS58171543U (ja) | コ−ド入力装置 | |
| JPH04252392A (ja) | データキャリア |