JPH0748756B2 - Link layer control method - Google Patents
Link layer control methodInfo
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- JPH0748756B2 JPH0748756B2 JP63079996A JP7999688A JPH0748756B2 JP H0748756 B2 JPH0748756 B2 JP H0748756B2 JP 63079996 A JP63079996 A JP 63079996A JP 7999688 A JP7999688 A JP 7999688A JP H0748756 B2 JPH0748756 B2 JP H0748756B2
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- link layer
- cycle
- control method
- layer control
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- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ノード間のデータ伝送プロトコルをCCITT N
o.7共通線信号方式に準拠した伝送方式をとるデータ伝
送に関する。The present invention relates to a data transmission protocol between nodes by CCITT N
o.7 Regarding data transmission that adopts a transmission method that conforms to the common line signaling method.
従来の技術 CCITT No.7信号方式の最も大きな特徴であるフィルイン
信号(FISU)の送出周期についてCCITT勧告は何も規定
していない。送出すべきメッセージ信号がない場合には
フィルイン信号本来の意味から回線上を充たすという意
味で、常にFISUを送出するべきであるが、従来は、受信
側に設けるバッファメモリの容量やプロセッサの処理能
力からある一定周期で送出するようにノード間で事前に
取り決めを行っている。2. Description of the Related Art CCITT Recommendation does not stipulate the fill-in signal (FISU) transmission cycle, which is the most important feature of CCITT No.7 signaling. When there is no message signal to send, FISU should always be sent in the sense that it fills the line from the original meaning of the fill-in signal, but in the past, the capacity of the buffer memory installed on the receiving side and the processing capacity of the processor Has agreed in advance between the nodes so that they will be sent out at a certain fixed period.
発明が解決しようとする課題 例えば異なるシステム間をCCITT No.7リンクで結んだ時
には、一方がFISU送出を常に行い、他方は一定周期での
送受信を前提としたものであると、受信側で持つバッフ
ァメモリの容量を必要以上に大きくするようなハード改
造を行わなければならず、また、処理のオーバーヘッド
が増大し、信号処理能力が大幅にダウンすることになる
などの欠点がある。Problems to be Solved by the Invention For example, when connecting CCITT No. 7 links between different systems, one side always sends FISU, and the other side assumes that transmission and reception are performed at a fixed cycle. There is a drawback that the hardware must be modified so as to increase the capacity of the buffer memory more than necessary, the processing overhead increases, and the signal processing capability significantly decreases.
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、リンク立
上げ時の状態遷移時、相手局検証終了待ち状態から運用
中状態に遷移する時に、相手局検証終了待ち状態で相手
局からのFISUの受信周期を測り、その周期で以後のFISU
送出を行うことにより、異なるシステムと接続する場合
でも相手側のインプリメント状況に関係なく接続するこ
とを可能とした新規なリンクレイヤ制御方式を提供する
ことにある。The present invention has been made to solve the above-mentioned drawbacks inherent in the prior art. Therefore, the object of the present invention is to transition from the partner station verification end waiting state to the operating state at the time of state transition at link startup. When waiting for verification, the FISU reception cycle from the partner station is measured while waiting for the verification of the partner station, and subsequent FISU is measured at that cycle.
The purpose of the present invention is to provide a new link layer control method that enables connection even when connecting to different systems by transmitting, regardless of the implementation status of the other side.
課題を解決するための手段 上記目的を達成する為に、本発明に係るリンクレイヤ制
御方式は、2つまたは2つ以上のノード間のリンクレイ
ヤプロトコルをCCITT勧告のNo.7信号方式に準拠して行
うデータ転送システムにおいて、相手ノードからのフィ
ルイン信号の受信周期を検出する手段と、受信周期を検
出後に運用中状態に遷移する手段と、以後のフィルイン
信号送出周期を前記受信周期と同一周期で送信する手段
とを備えて構成される。Means for Solving the Problems In order to achieve the above object, the link layer control method according to the present invention makes a link layer protocol between two or more nodes conform to CCITT recommendation No. 7 signaling method. In the data transfer system performed as described above, means for detecting the reception cycle of the fill-in signal from the partner node, means for transitioning to the operating state after detecting the reception cycle, and subsequent fill-in signal transmission cycle at the same cycle as the reception cycle. And means for transmitting.
実施例 次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明する。Embodiment Next, the present invention will be specifically described with reference to the drawings with respect to a preferred embodiment thereof.
第1図は本発明の一実施例を示すブロック構成図であ
り、第2図は本発明の動作を示すフローチャートであ
る。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a flow chart showing the operation of the present invention.
第1図を参照するに、本発明の一実施例は、回線11に接
続されたURT回路12と、DMA回路13と、前記回線11から受
信した信号(データ)を格納するバッファメモリ14と、
これらの回路をROM 16に格納されたマイクロプログラム
に従って制御するプロセッサ15とがプロセッサバス17に
接続されて構成されている。更にタイマ18もバス17に接
続されている。Referring to FIG. 1, an embodiment of the present invention includes a URT circuit 12 connected to a line 11, a DMA circuit 13, and a buffer memory 14 for storing a signal (data) received from the line 11.
A processor 15 for controlling these circuits according to a microprogram stored in a ROM 16 and a processor bus 17 are connected to the processor bus 17. Further, the timer 18 is also connected to the bus 17.
次に本発明の動作を図面(第1図、第2図)を参照して
詳細に説明する。Next, the operation of the present invention will be described in detail with reference to the drawings (FIGS. 1 and 2).
回線11から受信された信号(データ)は、URT12でシリ
アルパラレル変換され、1オクテット単位に出力されて
DMA13を介してバッファメモリ14に格納される。1フレ
ーム受信完了したら、URT12からプロセッサ15に割り込
みをかける。プロセッサ15は、バッファメモリ14内のLI
フィールドをチェックし、LI=0であればFISUを受信し
たとして内部フラグを“オン”し、タイマ18をスタート
して次の1フレームの受信を待つ。そして次に受信した
フレームが同じくFISUであれば、この間のタイミングを
タイマ18から読み取る。The signal (data) received from the line 11 is serial-parallel converted by the URT12 and output in units of 1 octet.
It is stored in the buffer memory 14 via the DMA 13. When reception of one frame is completed, the URT 12 interrupts the processor 15. The processor 15 uses the LI in the buffer memory 14
The field is checked. If LI = 0, it is determined that FISU has been received, the internal flag is turned “ON”, the timer 18 is started, and the next one frame is waited for. Then, if the next received frame is also FISU, the timing during this time is read from the timer 18.
以後の送信側のFISU送出周期のタイミングとして、その
値が使用される。The value is used as the timing of the subsequent FISU transmission cycle on the transmission side.
発明の効果 以上説明したように、本発明によれば相手ノードのFISU
送受信のインプリメント状況に応じてFISUの送出周期を
リンクレイヤ制御内で自律的に決定することにより、全
く異なったシステムとの対向も容易に可能となるという
効果が得られる。EFFECTS OF THE INVENTION As described above, according to the present invention, the FISU of the partner node
By autonomously determining the transmission cycle of the FISU in the link layer control according to the implementation status of transmission / reception, it is possible to easily face a completely different system.
第1図は本発明の一実施例を示すブロック構成図、第2
図は本発明の方式を適用した場合のフローチャートであ
る。 11……回線、12……URT回路、13……DMA回路、14……バ
ッファメモリ、15……プロセッサ、16……ROM、17……
プロセッサバス、18……タイマFIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
The figure is a flow chart when the method of the present invention is applied. 11 …… line, 12 …… URT circuit, 13 …… DMA circuit, 14 …… buffer memory, 15 …… processor, 16 …… ROM, 17 ……
Processor bus, 18 ... Timer
Claims (1)
イヤプロトコルをCCITT勧告のNo.7信号方式に準拠して
行うデータ転送システムにおいて、相手ノードからのフ
ィルイン信号の受信周期を検出する手段と、受信周期を
検出後に運用中状態に遷移する手段と、以後のフィルイ
ン信号送出周期を前記受信周期と同一周期で送信する手
段とを有することを特徴とするリンクレイヤ制御方式。1. A data transfer system for performing a link layer protocol between two or more nodes according to CCITT Recommendation No. 7 signaling system, and means for detecting a reception cycle of a fill-in signal from a partner node. A link layer control method comprising: a means for transitioning to an operating state after detecting a reception cycle; and a means for transmitting a subsequent fill-in signal transmission cycle in the same cycle as the reception cycle.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63079996A JPH0748756B2 (en) | 1988-03-31 | 1988-03-31 | Link layer control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63079996A JPH0748756B2 (en) | 1988-03-31 | 1988-03-31 | Link layer control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01252046A JPH01252046A (en) | 1989-10-06 |
JPH0748756B2 true JPH0748756B2 (en) | 1995-05-24 |
Family
ID=13705911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63079996A Expired - Lifetime JPH0748756B2 (en) | 1988-03-31 | 1988-03-31 | Link layer control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0748756B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60132448A (en) * | 1983-12-21 | 1985-07-15 | Fujitsu Ltd | Automatic detecting system for data speed |
-
1988
- 1988-03-31 JP JP63079996A patent/JPH0748756B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01252046A (en) | 1989-10-06 |
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