JPH0748645B2 - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPH0748645B2 JPH0748645B2 JP14039789A JP14039789A JPH0748645B2 JP H0748645 B2 JPH0748645 B2 JP H0748645B2 JP 14039789 A JP14039789 A JP 14039789A JP 14039789 A JP14039789 A JP 14039789A JP H0748645 B2 JPH0748645 B2 JP H0748645B2
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- Japan
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- signal
- data
- change
- signals
- delay
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期化回路に関し、特に集積回路等の論理回
路において信号線が違った経路によるタイミングのずれ
を回避する同期化回路に関する。
路において信号線が違った経路によるタイミングのずれ
を回避する同期化回路に関する。
従来の同期化回路の一例を、第３図の回路図に示す。こ
の回路は、サンプリング回路として個々の信号線上にＤ
−フリップフロップ5,6,7を配置しており、これらＤ−
フリップフロップには、信号線以外の外部からの同一の
制御信号25が入力されている。第３図のタイミングチャ
ートを第４図に示す。入力信号線の変化A1，B1は、信号
線以外の外部からの制御信号25の入力によりＤ−フリッ
プフロップ５〜７がサンプリングされる。これにより信
号線の変化A1，B1は、Ｄ−フリップフロップ５〜７の出
力信号の変化C2，D2となり同期化される。
の回路は、サンプリング回路として個々の信号線上にＤ
−フリップフロップ5,6,7を配置しており、これらＤ−
フリップフロップには、信号線以外の外部からの同一の
制御信号25が入力されている。第３図のタイミングチャ
ートを第４図に示す。入力信号線の変化A1，B1は、信号
線以外の外部からの制御信号25の入力によりＤ−フリッ
プフロップ５〜７がサンプリングされる。これにより信
号線の変化A1，B1は、Ｄ−フリップフロップ５〜７の出
力信号の変化C2，D2となり同期化される。
上述した従来の同期化回路は、信号線以外の外部からの
制御信号25の入力が必要であり、かつこの制御信号は信
号線の変化中に入力されぬよう、信号線の変化に合った
タイミングで入力されなければならず、入力タイミング
の調整が必要であるという欠点がある。
制御信号25の入力が必要であり、かつこの制御信号は信
号線の変化中に入力されぬよう、信号線の変化に合った
タイミングで入力されなければならず、入力タイミング
の調整が必要であるという欠点がある。
本発明の目的は、このような欠点を解決し、信号線以外
の外部からの制御信号の入力を必要とせず、従って入力
タイミングの調整を必要としない同期化回路を提供する
ことにある。
の外部からの制御信号の入力を必要とせず、従って入力
タイミングの調整を必要としない同期化回路を提供する
ことにある。
本発明の構成は、同一のデータ周期でそれぞれ異なる遅
延をもつ複数のデータ信号線上に同一サンプリング信号
としての制御信号をそれぞれ入力する信号変化同期化部
を設け、その制御信号を調整して前記各データ信号線上
の信号同期をとる同期化回路において、前記各データ信
号線の信号変化を前記データ周期ごとにそれぞれ検出し
検出信号をそれぞれ出力する信号変化検出部と、この信
号変化検出部の各検出信号とこれら検出信号から前記各
データ信号線のうちで前記データ周期中で最も早く変化
したデータ信号を検出しこれに前記データ周期より短く
前記各遅延より長い所定遅延を与えた遅延信号とを出力
する制御部と、この制御部からの各検出信号および各遅
延信号が全て入力した時変化し一定時間後に戻る前記制
御信号を出力する制御信号発生部とを備えることを特徴
とする。
延をもつ複数のデータ信号線上に同一サンプリング信号
としての制御信号をそれぞれ入力する信号変化同期化部
を設け、その制御信号を調整して前記各データ信号線上
の信号同期をとる同期化回路において、前記各データ信
号線の信号変化を前記データ周期ごとにそれぞれ検出し
検出信号をそれぞれ出力する信号変化検出部と、この信
号変化検出部の各検出信号とこれら検出信号から前記各
データ信号線のうちで前記データ周期中で最も早く変化
したデータ信号を検出しこれに前記データ周期より短く
前記各遅延より長い所定遅延を与えた遅延信号とを出力
する制御部と、この制御部からの各検出信号および各遅
延信号が全て入力した時変化し一定時間後に戻る前記制
御信号を出力する制御信号発生部とを備えることを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図はそ
の動作タイミングチャートである。
の動作タイミングチャートである。
この実施例において、同期化回路は、Ｄ−フリップフロ
ップ5,6,7で構成される信号変化同期化部１と、EXORゲ
ート19,20,21と遅延回路22,23,24とで構成される信号変
化検出部２と、ORゲート13,14,15と遅延回路16,17,18と
で構成される制御部３と、Ｄ−フリップフロップ10,11,
12とANDゲート８と遅延回路９とで構成される制御信号
発生部４とにより構成されている。信号変化同期化部１
は、制御信号25により信号線の変化タイミングを同期さ
せ、信号変化検出部２は、信号線が一本でも変化すると
その変化を検出して検出信号を発生させ、制御部３は、
この検出信号を受け制御信号発生部４の制御及び起動を
行うための信号を発生させ、制御信号発生部４は、制御
部３からの信号を受け信号変化同期化部１へ入力される
制御信号を発生させる。
ップ5,6,7で構成される信号変化同期化部１と、EXORゲ
ート19,20,21と遅延回路22,23,24とで構成される信号変
化検出部２と、ORゲート13,14,15と遅延回路16,17,18と
で構成される制御部３と、Ｄ−フリップフロップ10,11,
12とANDゲート８と遅延回路９とで構成される制御信号
発生部４とにより構成されている。信号変化同期化部１
は、制御信号25により信号線の変化タイミングを同期さ
せ、信号変化検出部２は、信号線が一本でも変化すると
その変化を検出して検出信号を発生させ、制御部３は、
この検出信号を受け制御信号発生部４の制御及び起動を
行うための信号を発生させ、制御信号発生部４は、制御
部３からの信号を受け信号変化同期化部１へ入力される
制御信号を発生させる。
本実施例の同期化回路は、３本の信号線が一定時間内に
３本とも変化した場合については、信号線の中で最も遅
く変化した信号線の変化タイミングに、また２本以下の
場合については、信号線の中で最も早く変化した信号線
の変化タイミングの一定時間後に、３本の信号線の変化
を同期化させる。
３本とも変化した場合については、信号線の中で最も遅
く変化した信号線の変化タイミングに、また２本以下の
場合については、信号線の中で最も早く変化した信号線
の変化タイミングの一定時間後に、３本の信号線の変化
を同期化させる。
３本の信号線は、それぞれＤ−フリップフロップ５〜７
に接続され、さらにEXORゲート19〜21の片側及び遅延回
路22〜24を介してEXORゲート19〜21のもう片側に接続さ
れ、これによって信号線の変化に対し遅延回路22〜24の
遅延量に応じた検出信号としてのパルスを発生させる。
EXORゲート19〜21の出力は、それぞれORゲート13〜15に
直接接続されさらに遅延回路16〜18を介し直接接続した
ORゲート以外のORゲート13〜15に接続される。Ｄ−フリ
ップフロップ10〜12のクロック入力は、それぞれORゲー
ト13〜15の出力に接続され、データ入力は、ハイレベル
固定となっている。このＤ−フリップフロップ10〜12の
出力はANDゲート８に接続され、そのANDゲート８の出力
は、制御信号としてＤ−フリップフロップ５〜７のクロ
ック入力、及び遅延回路９を介しＤ−フリップフロップ
10〜12のリセット入力に接続されている。
に接続され、さらにEXORゲート19〜21の片側及び遅延回
路22〜24を介してEXORゲート19〜21のもう片側に接続さ
れ、これによって信号線の変化に対し遅延回路22〜24の
遅延量に応じた検出信号としてのパルスを発生させる。
EXORゲート19〜21の出力は、それぞれORゲート13〜15に
直接接続されさらに遅延回路16〜18を介し直接接続した
ORゲート以外のORゲート13〜15に接続される。Ｄ−フリ
ップフロップ10〜12のクロック入力は、それぞれORゲー
ト13〜15の出力に接続され、データ入力は、ハイレベル
固定となっている。このＤ−フリップフロップ10〜12の
出力はANDゲート８に接続され、そのANDゲート８の出力
は、制御信号としてＤ−フリップフロップ５〜７のクロ
ック入力、及び遅延回路９を介しＤ−フリップフロップ
10〜12のリセット入力に接続されている。
このような構成により、信号線のすべてが一定時間内に
変化した場合は、それぞれのEXORゲート19〜21で発生し
たパルスが、直接接続されたORゲート13〜15を通り、Ｄ
−フリップフロップ10〜12の出力をハイレベルに変化さ
せる。このＤ−フリップフロップ10〜12の出力すべて
が、ハイレベルになった時、つまり信号線の中で一定時
間内に最も遅く変化したもののタイミングでANDゲート
８の出力が、ハイレベルとなりＤ−フリップフロップ５
〜７を動作させる。
変化した場合は、それぞれのEXORゲート19〜21で発生し
たパルスが、直接接続されたORゲート13〜15を通り、Ｄ
−フリップフロップ10〜12の出力をハイレベルに変化さ
せる。このＤ−フリップフロップ10〜12の出力すべて
が、ハイレベルになった時、つまり信号線の中で一定時
間内に最も遅く変化したもののタイミングでANDゲート
８の出力が、ハイレベルとなりＤ−フリップフロップ５
〜７を動作させる。
次に、信号線の一部のみが、一定時間内に変化した場合
は、まず変化のあった信号線に対するそれぞれのEXORゲ
ート19〜21で発生したパルスが直接接続されたORゲート
13〜15を通り、Ｄ−フリップフロップ10〜12の出力をハ
イレベルに変化させる。このとき変化のなかったＤ−フ
リップフロップ10〜12の出力は、ORゲート13〜15に直接
接続されたEXORゲートではなく、遅延回路16〜18を介し
接続されたEXORゲート19〜21で発生したパルスによりハ
イレベルに変化する。つまり、最も早く変化した信号線
の変化タイミングから遅延回路16〜18の遅延量に応じた
一点時間後にＤ−フリップフロップ10〜12のすべての出
力がハイレベルに変化し、このタイミングでANDゲート
８の出力がハイレベルとなり、Ｄ−フリップフロップ５
〜７を動作させる。
は、まず変化のあった信号線に対するそれぞれのEXORゲ
ート19〜21で発生したパルスが直接接続されたORゲート
13〜15を通り、Ｄ−フリップフロップ10〜12の出力をハ
イレベルに変化させる。このとき変化のなかったＤ−フ
リップフロップ10〜12の出力は、ORゲート13〜15に直接
接続されたEXORゲートではなく、遅延回路16〜18を介し
接続されたEXORゲート19〜21で発生したパルスによりハ
イレベルに変化する。つまり、最も早く変化した信号線
の変化タイミングから遅延回路16〜18の遅延量に応じた
一点時間後にＤ−フリップフロップ10〜12のすべての出
力がハイレベルに変化し、このタイミングでANDゲート
８の出力がハイレベルとなり、Ｄ−フリップフロップ５
〜７を動作させる。
これら２つの動作により、信号線の変化は同期化される
ことになると共に、Ｄ−フリップフロップ10〜12がリセ
ットされ、次の信号線の変化にそなえるようになる。
ことになると共に、Ｄ−フリップフロップ10〜12がリセ
ットされ、次の信号線の変化にそなえるようになる。
本実施例によれば、信号線以外の外部からの制御信号の
入力、及び入力タイミングの調整を必要とせず、信号線
の変化を出力信号C1，D1のように同期化させることが可
能となる。
入力、及び入力タイミングの調整を必要とせず、信号線
の変化を出力信号C1，D1のように同期化させることが可
能となる。
尚、以上の説明は、一実施例について説明したが、例え
ば信号変化検出部、制御部、制御信号発生部などの回路
の詳細については必ずしもこの実施例に限ることはな
い。
ば信号変化検出部、制御部、制御信号発生部などの回路
の詳細については必ずしもこの実施例に限ることはな
い。
以上の説明で明らかな如く、本発明の同期化回路によれ
ば、信号線以外の外部からの制御信号の入力を必要とせ
ず、従って外部からの制御信号の入力タイミングの調整
を必要とせずに、多数の信号線の変化タイミングを合せ
るという効果が得られる。
ば、信号線以外の外部からの制御信号の入力を必要とせ
ず、従って外部からの制御信号の入力タイミングの調整
を必要とせずに、多数の信号線の変化タイミングを合せ
るという効果が得られる。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作タイミングチャート、第３図は従来の同期化回路の
一例の回路図、第４図は第３図の動作タイミングチャー
トである。 １……信号変化同期化部、２……信号変化検出部、３…
…制御部、４……制御信号発生部、５〜7,10〜12……Ｄ
−フリップフロップ、８……ANDゲート、9,16,18,22〜2
4……遅延回路、13〜15……ORゲート、19〜21……EXOR
ゲート、25……制御信号、31〜33……入力信号、34〜36
……出力信号。
動作タイミングチャート、第３図は従来の同期化回路の
一例の回路図、第４図は第３図の動作タイミングチャー
トである。 １……信号変化同期化部、２……信号変化検出部、３…
…制御部、４……制御信号発生部、５〜7,10〜12……Ｄ
−フリップフロップ、８……ANDゲート、9,16,18,22〜2
4……遅延回路、13〜15……ORゲート、19〜21……EXOR
ゲート、25……制御信号、31〜33……入力信号、34〜36
……出力信号。
Claims (1)
- 【請求項１】同一のデータ周期でそれぞれ異なる遅延を
もつ複数のデータ信号線上に同一サンプリング信号とし
ての制御信号をそれぞれ入力する信号変化同期化部を設
け、その制御信号を調整して前記各データ信号線上の信
号同期をとる同期化回路において、前記各データ信号線
の信号変化を前記データ周期ごとにそれぞれ検出し検出
信号をそれぞれ出力する信号変化検出部と、この信号変
化検出部の各検出信号とこれら検出信号から前記各デー
タ信号線のうちで前記データ周期中で最も早く変化した
データ信号を検出しこれに前記データ周期より短く前記
各遅延より長い所定遅延を与えた遅延信号とを出力する
制御部と、この制御部からの各検出信号および各遅延信
号が全て入力した時変化し一定時間後に戻る前記制御信
号を出力する制御信号発生部とを備えることを特徴とす
る同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14039789A JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14039789A JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036118A JPH036118A (ja) | 1991-01-11 |
| JPH0748645B2 true JPH0748645B2 (ja) | 1995-05-24 |
Family
ID=15267842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14039789A Expired - Lifetime JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748645B2 (ja) |
-
1989
- 1989-06-01 JP JP14039789A patent/JPH0748645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036118A (ja) | 1991-01-11 |
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