JPH036118A - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPH036118A JPH036118A JP14039789A JP14039789A JPH036118A JP H036118 A JPH036118 A JP H036118A JP 14039789 A JP14039789 A JP 14039789A JP 14039789 A JP14039789 A JP 14039789A JP H036118 A JPH036118 A JP H036118A
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- JP
- Japan
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- signal
- change
- control
- gates
- signal line
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- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同期化回路に関し、特に集積回路等の論理回
路において信号線が違った経路によるタイミング、のす
ｈを回避する同期化回路に関する。
路において信号線が違った経路によるタイミング、のす
ｈを回避する同期化回路に関する。
従来の同期化回路の一例を、第３図の回路図に示す。こ
の回路は、サンプリング回路として個々の信号線上にＤ
−フリ、プフロップ５，６．７を配置しており、これら
Ｄ−フリップフロップには、信号線以外の外部からの同
一の制御信号２５が入力されている。第３図のタイミン
グチャートを第４図に示す。入力信号線の変化Ａ＋、Ｂ
＋は、信号線以外の外部からの制御信号２５の入力によ
りＤ−フリップフロップ５〜７がサンプリングされる。
の回路は、サンプリング回路として個々の信号線上にＤ
−フリ、プフロップ５，６．７を配置しており、これら
Ｄ−フリップフロップには、信号線以外の外部からの同
一の制御信号２５が入力されている。第３図のタイミン
グチャートを第４図に示す。入力信号線の変化Ａ＋、Ｂ
＋は、信号線以外の外部からの制御信号２５の入力によ
りＤ−フリップフロップ５〜７がサンプリングされる。
これにより信号線の変化Ａｔ、Ｂｔは、Ｄ−フリップフ
ロップ５〜７の出力信号の変化Ｃ！、Ｄ２となり同期化
される。
ロップ５〜７の出力信号の変化Ｃ！、Ｄ２となり同期化
される。
上述した従来の同期化回路は、信号線以外の外部からの
制御信号２５の入力が必要であり、かつこの制御信号は
信号線の変化中に入力されぬよう、信号線の変化に合っ
たタイミングで入力されなければならず、入力タイミン
グの調整が必要であるという欠点がある。
制御信号２５の入力が必要であり、かつこの制御信号は
信号線の変化中に入力されぬよう、信号線の変化に合っ
たタイミングで入力されなければならず、入力タイミン
グの調整が必要であるという欠点がある。
本発明の目的は、このような欠点を解決し、信号線以外
の外部からの制御信号の入力を必要とせず、従って入力
タイミングの調整を必要としない同期化回路を提供する
ことにある。
の外部からの制御信号の入力を必要とせず、従って入力
タイミングの調整を必要としない同期化回路を提供する
ことにある。
本発明の構成は、個々の信号線上に同一のサンプリング
信号としての制御信号を入力されるサンプリング回路を
それぞれ設け、その制御信号の変化により前記各信号線
上の変化のタイミングを合せる同期化回路において、前
記制御信号により前記信号線上の変化を同期化させる信
号変化同期化部と、前記信号線の変化を検出し検出信号
を発生させる信号変化検出部と、この信号変化検出部か
らの検出信号を受け各信号の立上りおよび立下りの制御
及び起動を行う制御部と、この制御部からの信号を受け
サンプリング信号としての制御信号を発生させる制御信
号発生部とを備えることを特徴とする。
信号としての制御信号を入力されるサンプリング回路を
それぞれ設け、その制御信号の変化により前記各信号線
上の変化のタイミングを合せる同期化回路において、前
記制御信号により前記信号線上の変化を同期化させる信
号変化同期化部と、前記信号線の変化を検出し検出信号
を発生させる信号変化検出部と、この信号変化検出部か
らの検出信号を受け各信号の立上りおよび立下りの制御
及び起動を行う制御部と、この制御部からの信号を受け
サンプリング信号としての制御信号を発生させる制御信
号発生部とを備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図はそ
の動作タイミングチャートである。
の動作タイミングチャートである。
この実施例において、同期化回路は、Ｄ−フリップフロ
ップ５，６，７で構成される信号変化同期化部１と、Ｅ
ＸＯＲゲート１９，２０．２１と遅延回路２２，２３．
２４とで構成される信号変化検出部２と、ＯＲゲー）１
３，１４．１５と遅延回路！６，１７．１８とで構成さ
れる制御部３と、Ｄ−フリップフロップ１０，１１．１
２とＡＮＤゲート８と遅延回路９とで構成される制御信
号発生部４とにより構成されている。信号変化同期化部
１は、制御信号２５により信号線の変化タイミングを同
期させ、信号変化検出部２は、信号線が一本でも変化す
るとその変化を検出して検出信号を発生させ、制御部３
は、この検出Ｇ号を受け制御信号発生部４の制御及び起
動を行うための信号を発生させ、制御信号発生部４は、
制御部３からの信号を受け信号変化同期化部１へ入力さ
れる制御信号を発生させる。
ップ５，６，７で構成される信号変化同期化部１と、Ｅ
ＸＯＲゲート１９，２０．２１と遅延回路２２，２３．
２４とで構成される信号変化検出部２と、ＯＲゲー）１
３，１４．１５と遅延回路！６，１７．１８とで構成さ
れる制御部３と、Ｄ−フリップフロップ１０，１１．１
２とＡＮＤゲート８と遅延回路９とで構成される制御信
号発生部４とにより構成されている。信号変化同期化部
１は、制御信号２５により信号線の変化タイミングを同
期させ、信号変化検出部２は、信号線が一本でも変化す
るとその変化を検出して検出信号を発生させ、制御部３
は、この検出Ｇ号を受け制御信号発生部４の制御及び起
動を行うための信号を発生させ、制御信号発生部４は、
制御部３からの信号を受け信号変化同期化部１へ入力さ
れる制御信号を発生させる。
本実施例の同期化回路は、３本の信号線が一定時間内に
３本とも変化した場合については、信号線の中で最も遅
く変化した信号線の変化タイミングに、また２本以下の
場合については、信号線の中で最も早く変化した信号線
の変化タイミングの一定時間後に、３本の信号線の変化
を同期化させる。
３本とも変化した場合については、信号線の中で最も遅
く変化した信号線の変化タイミングに、また２本以下の
場合については、信号線の中で最も早く変化した信号線
の変化タイミングの一定時間後に、３本の信号線の変化
を同期化させる。
３本の信号線は、それぞれＤ−フリップフロ。
ブ５〜７に接続され、さらにＥＸＯＲゲート１９〜２１
の片側及び遅延回路２２〜２４を介してＥＸＯＲゲート
１９〜２１のもう片側に接続され、これによって信号線
の変化に対し遅延回路２２〜２４の遅延量に応じた検出
信号としてのパルスを発生させる。ＥＸＯＲゲー）１９
〜２１の出力は、それぞれＯＲゲート１３〜１５に直接
接続されさらに遅延回路１６〜１８を介し直接接続した
ＯＲゲート以外のＯＲゲート１３〜１５に接続される。
の片側及び遅延回路２２〜２４を介してＥＸＯＲゲート
１９〜２１のもう片側に接続され、これによって信号線
の変化に対し遅延回路２２〜２４の遅延量に応じた検出
信号としてのパルスを発生させる。ＥＸＯＲゲー）１９
〜２１の出力は、それぞれＯＲゲート１３〜１５に直接
接続されさらに遅延回路１６〜１８を介し直接接続した
ＯＲゲート以外のＯＲゲート１３〜１５に接続される。
Ｄ−フリップフロップ１０〜１２のクロック入力は、そ
れぞれのＯＲゲー）１３〜１５の出力に接続され、デー
タ入力は、ハイレベル固定となっている。このＤ−フリ
ップフロップ１０〜１２の出力はＡＮＤゲート８に接続
され、そのＡＮＤゲート８の出力は、制御信号としてＤ
−フリップフロップ５〜７のクロック入力、及び遅延回
路９を介しＤ−フリップフロップ１０〜１２のリセット
入力に接続されている。
れぞれのＯＲゲー）１３〜１５の出力に接続され、デー
タ入力は、ハイレベル固定となっている。このＤ−フリ
ップフロップ１０〜１２の出力はＡＮＤゲート８に接続
され、そのＡＮＤゲート８の出力は、制御信号としてＤ
−フリップフロップ５〜７のクロック入力、及び遅延回
路９を介しＤ−フリップフロップ１０〜１２のリセット
入力に接続されている。
このような構成により、信号線のすべてが一定時間内に
変化した場合は、それぞれのＥＸＯＲゲート１９〜２１
で発生したパルスが、直接接続されたＯＲゲート１３〜
１５を通り、Ｄ−フリ。
変化した場合は、それぞれのＥＸＯＲゲート１９〜２１
で発生したパルスが、直接接続されたＯＲゲート１３〜
１５を通り、Ｄ−フリ。
ブフーツブ１０〜１２の出力をハイレベルに変化させる
。このＤ−フリップフロップ１０〜１２の出力すべてが
、ハイレベルになった時、つまり信号線の中で一定時間
内に最も遅く変化したもののタイミングでＡＮＤゲート
８の出力が、ハイレベルとなりＤ−フリップフロップ５
〜７を動作させる。
。このＤ−フリップフロップ１０〜１２の出力すべてが
、ハイレベルになった時、つまり信号線の中で一定時間
内に最も遅く変化したもののタイミングでＡＮＤゲート
８の出力が、ハイレベルとなりＤ−フリップフロップ５
〜７を動作させる。
次に、信号線の一部のみが、一定時間内に変化した場合
は、まず変化のあった信号線に対するそれぞれのＥＸＯ
Ｒゲート１９〜２１で発生したパルスが直接接続された
ＯＲゲート１３〜１５を通り、Ｄ−フリップフロップ１
０〜１２の出力をハイレベルに変化させる。このとき変
化のなかったＤ−フリップフロップ１０〜１２の出力は
、ＯＲゲート１３〜１５に直接接続されたＥＸＯＲゲー
トではなく、遅延回路１６〜１８を介し接続されたＥＸ
ＯＲゲート１９〜２１で発生したパルスによりハイレベ
ルに変化する。つまり、最も早く変化した信号線の変化
タイミングから遅延回路１６〜１８の遅延量に応じた一
定時間後にＤ−フリップフＧｌツブ１０〜１２のすべて
の出力がハイレベルに変化し、このタイミングでＡＮＤ
ゲート８の出力がハイレベルとなり、Ｄ−フリップフロ
ップ５〜７を動作させる。
は、まず変化のあった信号線に対するそれぞれのＥＸＯ
Ｒゲート１９〜２１で発生したパルスが直接接続された
ＯＲゲート１３〜１５を通り、Ｄ−フリップフロップ１
０〜１２の出力をハイレベルに変化させる。このとき変
化のなかったＤ−フリップフロップ１０〜１２の出力は
、ＯＲゲート１３〜１５に直接接続されたＥＸＯＲゲー
トではなく、遅延回路１６〜１８を介し接続されたＥＸ
ＯＲゲート１９〜２１で発生したパルスによりハイレベ
ルに変化する。つまり、最も早く変化した信号線の変化
タイミングから遅延回路１６〜１８の遅延量に応じた一
定時間後にＤ−フリップフＧｌツブ１０〜１２のすべて
の出力がハイレベルに変化し、このタイミングでＡＮＤ
ゲート８の出力がハイレベルとなり、Ｄ−フリップフロ
ップ５〜７を動作させる。
これら２つの動作により、信号線の変化は同期化される
ことになると共に、Ｄ−フリップフロップ１０〜１２が
リセットされ、次の信号線の変化にそなえるようになる
。
ことになると共に、Ｄ−フリップフロップ１０〜１２が
リセットされ、次の信号線の変化にそなえるようになる
。
本実施例によれば、信号線以外の外部からの制御信号の
入力、及び入力タイミングの調整を必要とせず、信号線
の変化を出力信号Ｃ＋、Ｄ＋のように同期化させること
が可能となる。
入力、及び入力タイミングの調整を必要とせず、信号線
の変化を出力信号Ｃ＋、Ｄ＋のように同期化させること
が可能となる。
尚、以上の説明は、一実施例について説明したが、例え
ば信号変化検出部、制御部、制御信号発生部などの回路
の詳細については必ずしもこの実施例に限ることはない
。
ば信号変化検出部、制御部、制御信号発生部などの回路
の詳細については必ずしもこの実施例に限ることはない
。
以上の説明で明らかな如く、本発明の同期化回路によれ
ば、信号線以外の外部からの制御信号の入力を必要とせ
ず、従って外部からの制御信号の入力タイミングの調整
を必要とせずに、多数の信号線の変化タイミングを合せ
るという効果が得られる。
ば、信号線以外の外部からの制御信号の入力を必要とせ
ず、従って外部からの制御信号の入力タイミングの調整
を必要とせずに、多数の信号線の変化タイミングを合せ
るという効果が得られる。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作タイミングチャート、第３図は従来の同期化回路の
一例の回路図、第４図は第３図の動作タイミングチャー
トである。 １・・・・・・信号変化同期化部、２・・・・・・信号
変化検出部、３・・・・・・制御部、４・・・・・・制
御信号発生部、５〜７．１０〜１２・・・・・・Ｄ−フ
リップフロップ、８・・・・・・ＡＮＤゲート、 ９，
１６〜１８，２２〜２４・・・・・・遅延回路、１３〜
１５・・・・・・ＯＲゲート、１９〜２１・・・・・・
ＥＸＯＲゲート、２５・・・・・・制御信号、３１〜３
３・・・・・・入力信号、３４〜３６・・・・・・出力
信号。
動作タイミングチャート、第３図は従来の同期化回路の
一例の回路図、第４図は第３図の動作タイミングチャー
トである。 １・・・・・・信号変化同期化部、２・・・・・・信号
変化検出部、３・・・・・・制御部、４・・・・・・制
御信号発生部、５〜７．１０〜１２・・・・・・Ｄ−フ
リップフロップ、８・・・・・・ＡＮＤゲート、 ９，
１６〜１８，２２〜２４・・・・・・遅延回路、１３〜
１５・・・・・・ＯＲゲート、１９〜２１・・・・・・
ＥＸＯＲゲート、２５・・・・・・制御信号、３１〜３
３・・・・・・入力信号、３４〜３６・・・・・・出力
信号。
Claims (1)
- 個々の信号線上に同一のサンプリング信号としての制御
信号を入力されるサンプリング回路をそれぞれ設け、そ
の制御信号の変化により前記各信号線上の変化のタイミ
ングを合せる同期化回路において、前記制御信号により
前記信号線上の変化を同期化させる信号変化同期化部と
、前記信号線の変化を検出し検出信号を発生させる信号
変化検出部と、この信号変化検出部からの検出信号を受
け各信号の立上りおよび立下りの制御及び起動を行う制
御部と、この制御部からの信号を受けサンプリング信号
としての制御信号を発生させる制御信号発生部とを備え
ることを特徴とする同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14039789A JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14039789A JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036118A true JPH036118A (ja) | 1991-01-11 |
| JPH0748645B2 JPH0748645B2 (ja) | 1995-05-24 |
Family
ID=15267842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14039789A Expired - Lifetime JPH0748645B2 (ja) | 1989-06-01 | 1989-06-01 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748645B2 (ja) |
-
1989
- 1989-06-01 JP JP14039789A patent/JPH0748645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748645B2 (ja) | 1995-05-24 |
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