JPH0748141B2

JPH0748141B2 - 表示装置の駆動方法

Info

Publication number: JPH0748141B2
Application number: JP21343388A
Authority: JP
Inventors: 周次稲田; 郁夫小川; 敏弘大場; 博岸下; 久上出
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-08-26
Filing date: 1988-08-26
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH0261696A

Description

【発明の詳細な説明】産業上の利用分野本発明は、たとえば容量性フラット・マトリクスディス
プレイパネル（以下、薄膜EL表示装置と呼ぶ）などの表
示装置の駆動方法に関する。

従来の技術たとえば、二重絶縁型（または三層構造）薄膜EL素子は
次のように構成される。

第13図に示すように、ガラス基板１の上にIn₂O₃よりな
る帯状の透明電極２を平行に設け、この上にたとえばY₂
O₃,Si₃N₄,Al₂O₃等の誘電物質層3a、Mn等の活性剤をドー
プしたZnSよりなるEL層４および上記と同じくY₂O₃,Si₃N
₄,TiO₂,Al₂O₃等の誘電物質層3bを蒸留法、スパッタリン
グ法のような薄膜技術を用いて順次500〜10000Åの膜厚
に積層して三層構造にし、その上に上記透明電極２と直
交する方向にAl（アルミニウム）よりなる帯状の背面電
極５を平行に設けている。

上記薄膜EL素子はその電極間に誘電物質3a,3bに狭持さ
れたEL物質４を介在させたものであるから、等価回路的
には容量性素子と見ることができる。また、この薄膜EL
素子は第14図に示す電圧−輝度特性から明らかなごと
く、200V程度の比較的高電圧を印加して駆動される。こ
の薄膜EL素子は交流電界によって高輝度発光し、しかも
長寿命であるという特徴を有している。

上記薄膜EL素子を表示パネルとする薄膜EL表示装置の基
本的な表示駆動は、薄膜EL素子の透明電極２および背面
電極５の一方を走査側電極、他方をデータ側電極とし、
データ側電極に発光・非発光を決める表示データに対応
する変調電圧を与える一方、走査側電極に線順次に書込
み電圧を与えることによって行われる。この表示駆動に
よって、上記したEL層４のうちの走査側電極とデータ側
電極が交差する画素の部分に、書込み電圧と変調電圧の
重畳効果あるいは相殺効果が生じて、画素には発光しき
い値電圧以上あるいは発光しきい値電圧以下の電圧（以
下、実効電圧と呼ぶ）が印加され、これによって各画素
が発光・非発光の状態になり所定の表示が得られる。

従来、このような薄膜EL表示装置において、各画素の輝
度を複数段階に変える階調表示を行わせる駆動方法とし
て、データ側電極に印加する変調電圧のパルス幅を階調
表示データ（輝度データ）に応じて変化させ、画素にか
かる実効電圧の面積強度を制御するパルス幅変調方式が
知られている。

発明が解決しようとする課題ところが、上記した駆動方法では、たとえばデータ側電
極としてライン抵抗の高い透明電極を用いた場合に、デ
ータ側電極に印加される変調電圧がライン抵抗の影響を
受けて、以下に述べるように画素間で輝度差が生じると
いう問題があった。

第15図は、このような輝度差の起こる原因を説明するた
めに示した薄膜EL表示装置の表示パネル６とその駆動回
路の一部との接続構成図である。第15図において、各デ
ータ側電極7a,7bは同図の上辺側に引き出された電極端
部に、このデータ側電極7a,7bに変調電圧V_Mを印加する
ためのデータ側駆動回路の出力ポート8a,8bがそれぞれ
接続されている。一方、これらのデータ側電極7a,7bと
直交する方向に複数本の走査側電極9a,9b,9c,9dが互い
に平行に配列され、各走査側電極9a〜9dは第15図の左辺
側に引き出された電極端部に、これらに書込み電圧V_Wを
印加するための走査側駆動回路の出力ポート10a,10b,10
c,10dがそれぞれ接続されている。なお、第15図では各
データ側電極7a,7bと各走査側電極9a〜9dとの交差部に
位置する各画素をコンデンサで表し、また各データ側電
極7a,7bの途中のライン抵抗を抵抗Ｒで示している。

上記構成の薄膜EL表示装置において、たとえばデータ側
電極7a上に位置する２つの画素11A,11Dを同一輝度に発
光させるために、走査側電極10aに発光しきい値電圧Vth
に相当する負の書込み電圧−V_Wが印加されるときと、走
査側電極10dに同じ書込み電圧−V_Wが印加されるときと
において、データ側駆動回路の出力ポート8aからデータ
側電極7aに印加する変調電圧V_Mとして同一波形の電圧を
設定したとすると、出力ポート8aに近い位置にある画素
11Aでは、出力ポート8aから画素11Aまでのデータ側電極
7aのライン長さが短いため、そのライン抵抗の影響をほ
とんど受けず、したがって画素11Aには第16図（１）に
示すように出力ポート8aから出力される変調電圧V_Mとほ
ぼ同一波形の電圧が印加されることになる。このとき、
走査側駆動回路の出力ポート10aから走査側電極9aに対
して第16図（２）に示すような波形の負の書込み電圧−
V_Wが印加されると、画素11Aには第16図（３）に示す波
形の実効電圧が印加される。

これに対して、出力ポート8aから遠い位置にある画素11
Dでは、出力ポート8aから画素11Dまでのデータ側電極7a
のライン長が長くその間のライン抵抗Ｒが大きくなるた
め、変調電圧V_Mはライン抵抗Ｒの影響を大きく受ける。
したがって、画素11Dには第17図（１）に示すように出
力ポート8aから出力される変調電圧V_Mを積分回路に通し
たような積分波形の電圧が印加されることになる。この
とき、走査側駆動回路の出力ポート10dから走査側電極9
dに対し第17図（２）に示すような波形の負の書込み電
圧−V_Wが印加されると、画素11Dには第17図（３）に示
す波形の実効電圧V_m＋V_Nが印加される。

画素11A,11Dにかかる実効電圧V_m＋V_Nのうち、実質的に
発光に寄与する電圧は発光しきい値電圧Vth以上の部分
であるから、第16図（３）の波形と第17図（３）の波形
を発光しきい値電圧Vth以上の部分について比較する
と、第17図（３）の波形の方が斜線を施した面域分だけ
波形面積が大きくなっていることが解る。この波形面積
の差はそのまま輝度の差となるから、画素11A,11Dの間
では、同一の輝度に発光させるはずであったにもかかわ
らず、画素11Aよりも画素11Dの方が明るくなってしまう
ことになる。つまり、同じ波形の変調電圧V_Mを印加して
も、出力ポートに近い画素ほど暗く、また遠い画素ほど
明るくなるといった輝度のばらつきが生じ、階調が同じ
であるはずの上下に隣合った画素間で輝度差ができるな
どして表示品質を低下させてしまうことになる。

したがって、本発明の目的は、データ側電極のライン抵
抗の影響を受けることなく、同一の階調表示データに対
して各画素を均一の輝度に発光させることができる表示
装置の駆動方法を提供することである。

課題を解決するための手段本発明は、互いに交差する方向に配列した複数の走査側
電極と複数のデータ側電極との間に誘電層を介在させ、
データ側電極にはその一方の電極端部側から表示データ
に応じてパルス幅を変化させた変調電圧を印加する一
方、走査側電極には線順次で書込み電圧を印加して、走
査側電極とデータ側電極が交差する部分の誘導層からな
る各画素を非発光状態と数段階に亘つて輝度の異なる発
光状態とにする表示装置の駆動方法において、データ側電極に印加される変調電圧のレベルまたは走査
側電極に印加される書込み電圧のレベルを、走査側電極
の線順次に従つて順次減少または増加させる補正を行つ
て、同一表示データに対してすべての画素が同一輝度と
なるようにしたことを特徴とする表示装置の駆動方法で
ある。

作用本発明に従えば、データ側電極のライン抵抗の影響によ
って画素に加わる変調電圧のパルス幅が増加し、または
減少して輝度が変化する分だけ、予め変調電圧または書
込み電圧のレベルが低くまたは高く補正して設定される
ため、同一表示データに対してすべての画素が同一の輝
度で発光する。

実施例第１図は、本発明の第１の実施例である駆動方法が適用
される薄膜EL表示装置の概略の構成を示すブロック図で
ある。表示パネル13は薄膜EL素子からなり、その具体的
構成は従来技術について説明した場合の構成と同じであ
るので、ここではその説明を省略する。表示パネル13に
配列されている複数の走査側電極Y1,Y2,…,Ym−1,Ym
（以下、任意の走査側電極については符号Ｙで表す）
は、第１図の右辺側に設けられている走査側駆動回路14
に接続されている。また、走査側電極Y1〜Ymと直交する
方向に向けて配列されている複数のデータ側電極X1,X2,
…,Xn−1,Xn（以下、任意のデータ側電極については符
号Ｘで表す）は、第１図の上辺側に設けられているデー
タ側駆動回路15に接続されている。

走査側駆動回路14では、各走査側電極Y1〜Ymに対して個
々に出力ポート16が接続され、この出力ポート16を介し
て電源17から負の書込み電圧−V_Wが各走査側電極Y1〜Ym
に選択的に印加される。これらの各出力ポート16はシフ
トレジスタ18に接続されており、シフトレジスタ18のク
ロック入力端子から入力されるクロックCLK3に同期して
シフトレジスタ18に走査側電極Y1〜Ymを線順次で指定す
るための走行データＳ−DATAが転送され、それによって
各出力ポート16が走査側電極Y1〜Ymの線順次に従ってオ
ン動作する。

一方、データ側駆動回路15では、各データ側電極X1〜Xn
に対して個々に出力ポート19が接続され、この出力ポー
ト19を介して電源20から変調電圧V_Mが各データ側電極X1
〜Xnに選択的に印加される。また、出力ポート19の設定
状態によっては、各データ側電極X1〜Xnはグランドにク
ランプされる。これらの出力ポート19はコンパレータ21
に接続されている。このコンパレータ21はラッチ回路22
を介してシフトレジスタ23に接続されている。シフトレ
ジスタ23は、そのクロック入力端子から入力されるクロ
ックCLK1に同期してシフト動作し各データ側電極X1〜Xn
に対応する階調表示データを転送するための回路であ
り、シフトレジスタ23に転送された階調表示データはラ
ッチ回路22で一時保持されたあとコンパレータ21に送ら
れる。コンパレータ21は、カウンタ24から与えられる３
ビットのパラレルデータとラッチ回路22から与えられる
階調表示データとを比較して、階調表示データに対応す
る階調幅を決定する機能を持つ。なお第１図において、
表示パネル13における各画素はコンデンサによって等価
的に表されている。

第３図は、上記した薄膜EL表示装置において、データ側
電極X1〜Xnのライン抵抗によって生じる画素間の輝度差
を補正するための補正回路を示すブロック図である。第
３図の補正回路において、電源25はデータ側電極Ｘに与
えられる変調電圧V_mの最大値に相当する電圧V_muを供給
するためのものであって、ＮチャネルFET（Field Effec
t Transistor）26のドレインに接続されている。このFE
T26のゲート・ソース間にはゲート耐圧保護用のシュナ
ダイオード27が挿入され、さらにゲートとグランド間に
はFET26のゲート電圧を与えるコンデンサ28が挿入され
ている。またFET26のゲートと電源25の間にはスイッチ2
9が挿入され、このスイッチ29は入力端子30に与えられ
る垂直同期信号VDをインバータ31で反転した信号によっ
てオン・オフ制御される。すなわち、垂直同期信号VDが
「Ｌ」のときスイッチ29がオンとなって、電源25からコ
ンデンサ28に対して充電が行われる。さらに、FET26の
ゲートとグランド間には、スイッチ32と定電流回路33の
直列回路が挿入されている。スイッチ32は入力端子30に
与えられる垂直同期信号Ｖが「Ｈ」のときオンとなっ
て、コンデンサ28の充電電荷がスイッチ32、定電流回路
33を経て放電される。FET26のソース電圧は、第１図に
示す表示パネル13のデータ側電極Ｘに対する変調電圧V_m
として与えられる。この補正回路は第１図に示す電源20
に組み込まれている。

次に、第１図に示す薄膜EL表示装置の基本的な動作を第
２図に示すタイミングチャートを参照して説明する。

データ側駆動回路15のシフトレジスタ23には、クロック
CLK1に同期して階調表示データが３ビットのバイナリコ
ードの形で転送される。この３ビットの階調表示データ
は、ラッチ回路22で一時保持される。この状態のもと
で、コンパレータ21およびカウンタ24にそれまで入力さ
れていたクリア信号▲▼が第２図（１）に示すよ
うに解除されると、ラッチ回路22で保持されていた階調
表示データのうち「０」のデータに対応するデータ側電
極Ｘがグランドにクランプされ、それ以外のデータに対
応するデータ側電極Ｘはすべて変調電圧V_Mに引き上げら
れる。いま、たとえばデータ側駆動回路15のデータ側電
極X1,X2,Xn−1,Xnに対応する出力ポート19に、それぞれ
階調表示データ「０」，「２」，「４」，「７」が与え
られるものとする。このとき、データ側電極X1の出力ポ
ート19はクリア信号▲▼の解除と同時にグランド
にクランプされて、第２図（３）の波形となる。すなわ
ち階調幅は零に設定される。またデータ側電極X2の出力
ポート19では、カウンタ24がカウントする第２図（２）
に示すクロックCLK2のカウント値がコンパレータ21で階
調表示データ「２」と比較され、そのカウント値が
「２」となったタイミングでグランドにクランプされ
て、第２図（４）に示す波形の階調幅が設定される。同
様に、データ側電極Xn−１の出力ポート19は、カウンタ
24のカウント値が「４」となったタイミングでグランド
にクランプされて、第２図（５）に示す波形の階調幅が
設定される。データ側電極Xnの出力ポート19について
も、カウンタ24のカウント値が「７」となったタイミン
グでグランドにクランプされて、第２図（６）に示す波
形の階調幅が設定される。したがって、それぞれのデー
タ側電極X1,X2,Xn−1,Xnには階調表示データ「０」，
「２」，「４」，「７」に相当するパルス幅の変調電圧
V_Mが印加されることになる。

一方、走査側駆動回路14では、データ側駆動回路15にお
いてクリア信号▲▼が解除されている間に、全出
力ポート16のうちの１つだけがオンとなり、これに対応
する１つの走査側電極Ｙだけに負の書込み電圧−V_Wが印
加される。

以上の動作が、走査側電極Ｙの線順次に従つて繰り返さ
れることによって、各走査側電極Ｙ上に位置する画素が
階調表示データに応じた輝度で発光しあるいは非発光と
なり、全体として輝度に階調のある画面が表示される。

次に、第３図に示す補正回路による輝度補正の動作を、
第４図に示すタイミングチャートを参照して説明する。

補正回路の入力端子30に入力される第４図（２）に示す
波形の垂直同期信号VDが「Ｌ」のとき、スイッチ29がオ
ンとなる一方、スイッチ32は、オフとなって、コンデン
サ28は電源25の電圧V_muまで充電される。すなわちFET26
のゲート電圧V_Gは第４図（１）に示す波形のようにV_mu
まで上昇する。ついで、垂直同期信号VDが「Ｈ」になる
と、スイッチ29はオフ、スイッチ32はオンに切替わり、
コンデンサ28にそれまで充電されていた電荷がスイッチ
32、定電流回路33を経て放電される。その放電電流は定
電流回路33によって一定に保たれるため、コンデンサ28
の電位つまりFET26のゲート電圧V_Gは第４図（１）に示
すように一定の勾配で徐々に低下する。このゲート電圧
V_Gの低下は、次に垂直同期信号VDが「Ｌ」に変るまで続
き、以後、このような動作が垂直同期信号VDに同期して
繰り返される。垂直同期信号VDが「Ｈ」の間には、第４
図（３）に示す波形の水平同期信号HDが薄膜EL表示装置
に与えられ、この水平同期信号HDに同期して各走査側電
極Ｙに順次書込み電極−V_Wが印加される。FET26のソー
スには、FET26がオンするのに必要なしきい値電圧Vthを
ゲート電圧V_Gから差し引いた電圧が出力され、これが表
示パネル13のデータ側電極Ｘに変調電圧V_Mとして与えら
れる。したがって、１ライン目の捜査側電極Y1が指定さ
れるとき、各データ側電極Ｘに印加される変調電圧V_Mは
第４図（４）に符号ａで示す波形のように補正回路の電
源25にほぼ等しい電圧レベルV_MUを持つ。もっとも、そ
のパルス幅はそれぞれ表示データに応じて異なる。これ
に対して、中間位置のmcライン目の走査側電極Ｙが指定
されるとき、各データ側電極Ｘに印加される変調電圧V_M
は第４図（４）に符号ｂで示す波形のように先の電圧レ
ベルV_MUよりもやや低い電圧レベルを持つことになる。
さらに、最後のｍライン目の走査側電極Ymが指定される
とき、各データ側電極Ｘに印加される変調電圧V_Mは第４
図（４）に符号ｃで示す波形のように最低の電圧レベル
V_MLを持つことになる。

第５図はこのときの１ライン目の走査側電極Y1とデータ
側電極X1との交差位置にある画素Ａに対する印加電圧の
波形を示している。そのうち、第５図（１）はデータ側
電極X1から加えられる変調電圧V_M（＝V_MU）の波形を示
し、第５図（２）は走査側電極Y1から加えられる発光し
きい値電圧Vthに相当する負の書込み電圧−V_Wの波形を
示している。したがって、画素Ａに印加される実効電圧
V_M＋V_Wは第５図（３）に示すような波形となる。このと
き、画素Ａは出力ポート19に最も近い位置にあるので、
変調電圧V_Mの波形はライン抵抗の影響をほとんど受けな
い。

一方、第６図はｍライン目つまり最終ラインの走査側電
極Ymと上記した場合と同じデータ側電極X1との交差位置
にある画素Ｂに対する印加電圧の波形を示している。そ
のうち、第６図（１）はデータ側電極X1から加えられる
変調電圧V_M（＝V_ML）の波形を示し、第６図（２）は走
査側電極Ymから加えられる負の書込み電圧−V_Wの波形を
示している。したがって、画素Ｂに印加される実効電圧
V_M＋V_Wは第６図（３）に示すような波形となる。

このとき、画素Ｂは出力ポート19から最も遠い位置にあ
るので、ライン抵抗の影響を強く受け、印加される変調
電圧V_Mは第６図（１）のような積分波形となり、その波
形の立下り部分の面積増大分（パルス幅の増大分）だ
け、第６図（３）の実効電圧V_M＋V_Wの波形において斜線
を施して示す面域部が増大することになる。しかし、こ
の場合、変調電圧V_Mの電圧レベルは最小値V_MLとなる。
したがって、画素A,Bの実効電圧V_M＋V_Wの電圧レベルは
画素Ｂに印加される実効電圧V_M＋V_Wの電圧レベルよりも
Vc（＝V_MU−V_ML）だけ高く、この電圧レベルの差のため
に第５図（３）の実効電圧V_M＋V_Wの波形において斜線を
施して示す面域部が増大することになる。すなわち、画
素Ｂに印加される実効電圧V_M＋V_Wのライン抵抗の影響に
よる波形面積の増大分は、変調電圧V_Mの電圧レベルの差
に基づく画素Ａに印加される実効電圧V_M＋V_Wの波形面積
の増大分にほぼ等しくなる。したがつて画素A,B間では
同じ階調表示データに対して同一輝度となる。

また、途中のライン上の画素では、それに印加される実
行電圧V_M＋V_Wの上記した電圧レベルの差に基づく波形面
積の増大分は第５図（３）の場合よりも小さくなるが、
ライン抵抗の影響による波形面積の増大分もそのライン
位置に応じて第６図（３）の場合よりも小さいので、い
ずれかのラインを問わず、実行電圧V_M＋V_Wの波形面積は
ほぼ等しくなる。

このようにして、全画面にわたる各画素間では、同じ階
調表示データに対して同一輝度が得られることになる。

上記実施例において、変調電圧V_Mの最小値V_MLは、定電
流回路33を流れる電流量を調整することによって変える
ことができ、これによって輝度補正のバランスを取るこ
とができる。

第７図は本発明の第２の実施例である駆動方法に用いら
れる補正回路のブロック図を示す。この駆動方法が適用
される薄膜EL表示装置の構成については先の実施例と同
じであるので、ここではその説明は省略する。第７図に
おいて、電源34は走査側電極Ｙに与えられる負の書込み
電圧−V_Wの最小値に相当する電圧−V_MLを供給するため
のものであつて、ＰチャネルFET35のドレインに接続さ
れている。このFET35のゲート・ソース間にはゲート耐
圧保護用のツュナダイオード36が挿入され、さらにゲー
トと電源34との間にはFET35のゲート電圧を与えるコン
デンサ37が挿入されている。

前記FET35のゲートと電源34との間には、スイッチ38が
挿入される。またFET35のゲートと接地との間にはスイ
ッチ41と定電流回路39との直列回路が挿入される。後述
するようにFET35のソース電圧は、第１図に示す表示パ
ネル13の走査側電極Ｙに対する書込み電圧−V_Wとして与
えられる。なお、この補正回路は、第１図に示される電
源17に書込まれている。

次に、この補正回路の動作について説明する。垂直同期
信号VDが「Ｌ」のときには、インバータ42を介してスイ
ッチ38がオンとなる。これによってコンデンサ37は完全
に放電される。このとき、書込み電圧−V_Wは前記電源34
の電圧−V_WLであるから、FET35はオンとなり、その出力
レベル（ソース電位）を−V_WLまで下げることになる。

次に垂直同期信号VDが「Ｈ」になると、スイッチ38がオ
フとなり、スイッチ41がオンとなる。このスイッチ41に
は前述したように定電流回路39が挿入されているため
に、一定の電流でコンデンサ37に充電が行われる。この
とき、書込み電圧−V_Wは、表示パネル13の発光に伴って
電源34からFET35を介して電流を流そうとするためにそ
の電位が上昇しようとするけれども、FET35のゲート電
位がコンデンサ37によってクランプされているために、
ゲート電位に対するFET35のスイッチングレベル以上に
上昇することはない。

次に、この補正回路による輝度補正の動作を第８図に示
されるタイミングチャートを参照して説明する。入力端
子40に入力される垂直同期信号VD（第８図（１）参照）
が「Ｌ」のときには、コンデンサ37は前述したように完
全に放電される。次に、垂直同期信号VDが「Ｈ」になる
と、コンデンサ37は定電流回路39によって充電が開始さ
れる。これに伴ってFET35のゲート電圧は、一定の勾配
で序々に上昇してゆく。このゲート電圧の上昇は、次に
垂直同期信号VDが「Ｌ」に変化するまで続行する。この
ようなコンデンサ37の充放電動作は、垂直同期信号VDに
同期して繰返される。

この動作に伴って、FET35のソースには、第８図（３）
に示す波形の電圧が出力され、これが表示パネル13の走
査側電極Ｙに書込む電圧−V_Wとして与えられる。すなわ
ち、垂直同期信号VDが「Ｌ」になると最小値−V_WLに電
位が降下し、垂直同期信号VDが「Ｈ」の間は一定の勾配
で徐々に上昇し最大値−V_MUに達すると再び最小値−V_WL
に低下する。なお、垂直同期信号VDが「Ｈ」の間には、
第８図（２）に示す波形の水平同期信号HDが薄膜EL表示
装置に与えられ、この水平同期信号HDに同期して各走査
側電極Ｙに順次書込み電極−V_Wが印加される。したがっ
て、１ライン目の走査側電極Y1に印加される書込み電圧
−V_Wは第８図（４）に符号ａで示す波形のように補正回
路の電源34にほぼ等しい電圧レベル−V_WLを持つ。これ
に対して、中間位置のmcライン目の走査側電極Ｙに印加
される書込み電圧−V_Wは第８図（４）に符号ｂで示す波
形図のように先の電圧レベル−V_WLよりもやや小さい電
圧レベルを持つことになる。さらに、最後のｍライン目
の走査側電極Ymに印加される書込み電圧−V_Wは第８図
（４）に符号ｃで示す波形のように最小の電圧レベル−
V_WUを持つことになる。

すなわち、先の実施例では走査側電極Ｙの線順次にした
がってデータ側電極Ｘに印加する変調電圧V_Mの電圧レベ
ルを補正したのに対して、この実施例では走査側電極Ｙ
に印加する書込み電圧−V_Wの電圧レベルを順次補正する
ものである。このようにして、各画素に印加される実行
電圧V_M＋V_Wの電圧レベルは走査側電極Ｙの線順次にした
がって減少する。この減少は、走査側電極Ｙの線順次に
したがって変調電圧V_Mに対するライン抵抗の影響が増大
するのと相補の関係をなすので、結局、同じ階調表示デ
ータに対して各画素の輝度は同一になる。

第９図は本発明の第３の実施例である駆動方法に用いら
れる補正回路のブロック図を示す。この駆動方法は、第
１図に示す薄膜EL表示装置において、電源17から走査側
電極Ｙに対して負の書込み電圧−V_Wを印加していたのと
は逆に、正の書込み電圧V_Wを走査側電極Ｙに印加するよ
うにした薄膜EL表示装置に適用したものである。その薄
膜EL表示装置の構成については、書込み電圧V_Wの電源を
除き先の実施例と同じであるので、ここではその説明は
省略する。

第11図は、上記薄膜EL表示装置において輝度補正を行わ
ない場合の１ライン目に位置する画素Ａに対する印加電
圧の波形を示している。そのうち第11図（１）はその画
素Ａに加えられる変調電圧V_Mの波形を示し、第11図
（２）はその画素Ａに加えられる正の書込み電圧V_Wの波
形を示している。したがつて、画素Ａには書込み電圧V_W
から変調電圧V_Mを差し引いた第11図（３）に示すような
実行電圧V_W−V_Mが印加される。このとき、画素Ａは第１
図に示す出力ポート19に最も近い位置にあるので、変調
電圧V_Mの波形はライン抵抗の影響をほとんど受けない。

一方、第12図は上記薄膜EL表示装置において輝度補正を
行わない場合のｍライン目つまり最終ライン上に位置す
る画素Ｂに対する印加電圧の波形を示している。そのう
ち、第12図（１）はその画素Ｂに加えられる変調電圧V_M
の波形を示し、第12図（２）はその画素Ｂに加えられる
正の書込み電圧V_Wの波形を示している。したがって、画
素Ｂには第12図（３）に示すような実行電圧V_W−V_Mが印
加される。このとき、画素Ｂは第１図に示す出力ポート
19から最も遠い位置にあるので、ライン抵抗の影響を強
く受け、印加される変調電圧V_Mは第12図（１）のような
積分波形となり、その波形の立下り部分の面積増大分
（パルス幅の増大分）だけ、第12図（３）の実効電圧V_W
−V_Mの波形において面積の減少が生じる。すなわち、第
11図（３）の実効電圧V_W−V_Mにおいて斜線を施して示す
面域部だけ、画素Ａに加えられる実効電圧V_W−V_Mよりも
画素Ｂに加えられる実効電圧V_W−V_Mの方が波形面積が小
さくなる。すなわち、正の書込み電圧V_Wを印加する場合
には、走査側電極Ｙの線順次にしたがってライン抵抗の
影響で実効電圧V_W−V_Mの波形面積はしだいに減少する。
この傾向は負の書込み電圧−V_Wを印加する場合と逆であ
る。

そこで、第９図に示す補正回路では、このことを考慮し
て、走査側電極Ｙの線順次にしたがって書込み電圧V_Wの
レベルをしだいに増加させる補正機能が与えられる。す
なわち、第９図において、電源43は走査側電極Ｙに与え
られる正の書込み電圧V_Wの最大値に相当する電圧V_WUを
供給するためのものであって、ＰチャネルFET44のドレ
インに接続されている。このFET44のゲート・ソース間
にはゲート耐圧保護用のツェナダイオード45が挿入さ
れ、さらにゲートとグランド間にはFET44のゲート電圧
を与えるコンデンサ46が挿入されている。またFET44の
ゲートと電源43の間にはスイッチ47と定電流回路48の直
列回路が挿入され、スイッチ47は入力端子49に与えられ
る垂直同期信号VDによってオン・オフ制御されるさらに
FET44のゲートとグランド間にはスイッチ50と定電流回
路51の直列回路が挿入され、スイッチ50は入力端子49に
与えられる垂直同期信号VDをインバータ52で反転した信
号によってオン・オフ制御される。また、FET44のゲー
トと電源43間には、入力端子53から回路の駆動開始前に
与えられるイニシャル・シグナルＩ・Ｓを受けてオン動
作するスチッチ54が接続されている。FET44のソース電
圧は、走査側電極Ｙに印加する書込み電圧V_Wとして出力
される。

この補正回路による輝度補正の動作を、第10図に示すタ
イミングチャートを参照して説明する。

補正回路の駆動開始前に入力端子53から与えられるイニ
シャル・シグナルＩ・Ｓによって予めスイッチ54はオン
しており、このスイッチ54を介して電源43からコンデン
サ46に対して書込み電圧V_Wの最大値に相当する電圧V_WU
が充電される。入力端子49に入力される第10図（１）に
示す波形の垂直同期信号VDが「Ｌ」のとき、スイッチ50
がオンとなる一方、スイッチ47はオフとなって、コンデ
ンサ46に充電されていた電荷がスイッチ50、定電流回路
51を経て放電され、コンデンサ46の電位つまりFET44の
ゲート電圧V_Gは、V_WLに低下する。ついで垂直同期信号V
Dが「Ｈ」になると、スイッチ47がオン、スイッチ50が
オフに切替わり、コンデンサ46は充電される。その充電
電流は定電流回路48によって一定に保たれるため、FET4
4のゲート電圧V_Gは第10図（３）に示すように一定の勾
配で徐々に上昇する。このゲート電圧V_Gの上昇は、次に
垂直同期信号VDが「Ｌ」に変わるまで続き、以後、この
ような充放電動作が垂直同期信号VDに同期して繰返され
る。垂直同期信号VDが「Ｈ」の間には、第10図（２）に
示す波形の水平同期信号HDが薄膜EL表示装置に与えら
れ、この水平同期信号HDに同期して各走査側電極Ｙに順
次書込み電圧V_Wが印加される。FET44のソースには、FET
44がオンするのに必要なしきい値Vthをゲート電圧V_Gか
ら差引いた電圧が出力され、１ライン目の走査側電極Y1
に印加される書込み電極V_Wは第10図（４）に符号ａで示
すように最も低い電圧レベルV_WLの波形となる。これに
対して、中間位置のmcライン目の走査側電極Ｙに印加さ
れる書込み電圧V_Wは第10図（４）に符号ｂで示すように
先の電圧レベルV_WLよりもやや高い電圧レベルの波形と
なる。さらに、最後のｍライン目の走査側電極Ymに印加
される書込み電圧V_Wは第10図（４）に符号ｃで示すよう
に最も高い高圧レベルV_WUを持つ波形となる。

すなわち、先の第２の実施例では走査側電極Ｙの線順次
にしたがって負の書込み電圧−V_Mのレベルをしだいに減
少させるように補正したのに対して、この実施例では正
の書込み電圧V_Mのレベルをしだいに増加させるように補
正するものである。このようにして、各画素に印加され
る実効電圧V_W−V_Mの電圧レベルは走査側電極Ｙの線順次
にしたがって増大する。この増大は、走査側電極Ｙの線
順次にしたがってライン抵抗の影響で実効電圧V_W−V_Mの
波形面積が減少するのと相補の関係をなすので、結局、
同じ階調表示データに対して各画素の輝度は同一にな
る。

なお、上記した各実施例では、画素にかかる実効電圧の
うち発光に寄与する部分から変調電圧V_Mの立上がり部分
が外れるように変調電圧V_Mの印加タイミングを設定して
いるので、変調電圧V_Mがライン抵抗の影響を受けて積分
波形となった場合のその立上がり部分が問題となること
はないが、逆に変調電圧V_Mの立下がり部分が実効電圧の
発光に寄与する部分から外れるように変調電圧V_Mの印加
タイミングを設定する場合には、今度は立上がり部分が
問題となる。この積分波形の立上がり部分は、上記した
実施例の立下がり部分の場合とは逆に作用するので、こ
の場合の輝度補正つまり変調電圧V_Mや書込み電圧−V_W,V
_Wの増減補正は上記各実施例と逆にすればよいことにな
る。

発明の効果以上のように本発明によれば、データ側電極のライン抵
抗の影響によって画素に加わる変調電圧のパルス幅が増
加しまたは減少して輝度が変化する分だけ、予め変調電
圧または書込み電圧のレベルを低くまたは高く補正して
設定するようにしているので、同一表示データに対して
すべての画素を同一の輝度を同一の輝度で発光させるこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１実施例である駆動方法が適用され
る薄膜EL表示装置の概略構成を示すブロック図、第２図
はその基本動作を示すタイミングチャート、第３図はそ
の薄膜EL表示装置の輝度補正を行う補正回路の構成を示
す回路図、第４図はその補正回路の動作を示すタイミン
グチャート、第５図はその薄膜EL表示装置における第１
番目の走査側電極上にある画素に加わる電圧を示す波形
図、第６図はその薄膜EL表示装置における最下位置の走
査側電極上にある画素に加わる電圧を示す波形図、第７
図は本発明の第２の実施例である駆動方法を用いられる
補正回路の構成を示す回路図、第８図はその補正回路の
動作を示すタイミングチャート、第９図は本発明の第３
の実施例である駆動方法に用いられる補正回路の構成を
示す回路図、第10図はその補正回路の動作を示すタイミ
ングチャート、第11図はその駆動方法が適用される薄膜
EL表示装置における第１番目の走査側電極上にある画素
に加わる電圧を示す波形図、第12図はその駆動方法が適
用される薄膜EL表示装置における最下位置の走査側電極
上にある画素に加わる電圧を示す波形図、第13図は薄膜
EL素子の一部切欠き斜視図、第14図は薄膜EL素子の電圧
−輝度特性を示すグラフ、第15図は従来の駆動方法が適
用される薄膜EL表示装置の要部の概略構成を示す回路
図、第16図はその薄膜EL表示装置における第１番目の走
査側電極上にある画素に加わる電圧をしめす波形図、第
17図はその薄膜EL表示装置における最下位置の走査側電
極上にある画素に加わる電圧を示す波形図である。 13……表示パネル、14……走査側駆動回路、15……デー
タ側駆動回路、X1〜Xn……データ側電極、Y1〜Ym……走
査側電極、25,34,43……電源、26,35,44……FET、28,3
7,46……コンデンサ、29,32,38,41,47,50,54……スイッ
チ、33,39,48,51……定電流回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者岸下博大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者上出久大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (56)参考文献特開昭59−228698（ＪＰ，Ａ) 特開昭59−121390（ＪＰ，Ａ) 特開昭59−53891（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】互いに交差する方向に配列した複数の走査
側電極と複数のデータ側電極との間に誘電層を介在さ
せ、データ側電極にはその一方の電極端部側から表示デ
ータに応じてパルス幅を変化させた変調電圧を印加する
一方、走査側電極には線順次で書込み電圧を印加して、
走査側電極とデータ側電極が交差する部分の誘電層から
なる各画素を非発光状態と数段階に亘つて輝度の異なる
発光状態とにする表示装置の駆動方法において、データ側電極に印加される変調電圧のレベルまたは走行
側電極に印加される書込み電圧のレベルを、走査側電極
の線順次に従つて順次減少または増加させる補正を行つ
て、同一表示データに対してすべての画素が同一輝度と
なるようにしたことを特徴とする表示装置の駆動方法。