JPH0745628A - バイポーラトランジスタ及びその製造方法 - Google Patents

バイポーラトランジスタ及びその製造方法

Info

Publication number
JPH0745628A
JPH0745628A JP19070593A JP19070593A JPH0745628A JP H0745628 A JPH0745628 A JP H0745628A JP 19070593 A JP19070593 A JP 19070593A JP 19070593 A JP19070593 A JP 19070593A JP H0745628 A JPH0745628 A JP H0745628A
Authority
JP
Japan
Prior art keywords
base
electrode
insulating film
emitter
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP19070593A
Other languages
English (en)
Inventor
Hiroyuki Fukuma
宏之 福間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP19070593A priority Critical patent/JPH0745628A/ja
Publication of JPH0745628A publication Critical patent/JPH0745628A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 バイポーラトランジスタ及びその製造方法に
関し、ベース寄生容量及びベース抵抗を低減して動作速
度を向上することを目的とする。 【構成】 半導体基体1上に直に接するエミッタ電極10
と、該エミッタ電極10の側面に絶縁膜8を介して側壁状
に被着され下端部が該半導体基体1上に直に接するベー
ス引出し電極20を有し、且つ該エミッタ電極10が直に接
する該半導体基体1面に該エミッタ電極10の下面に整合
するエミッタ領域14を有し、該ベース引出し電極20が直
に接する該半導体基体1面に該ベース引出し電極20の下
端面に整合するベースコンタクト領域12を有し、該ベー
ス電極20とベース配線19B との接続が該ベースコンタク
ト領域12の真上においてなされている構造と、上記側壁
状ベース引出し電極20をエミッタ電極の側面に自己整合
させて形成し、その底面からの固相拡散により狭い幅の
ベースコンタクト領域を形成する工程を含むその製造方
法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はバイポーラトランジスタ
及びその製造方法、特に高速化に有利な構造を有するバ
イポーラトランジスタ及びその製造方法に関する。
【0002】近年、バイポーラトランジスタは高速化の
要求が強く、それに対応するために寄生容量及び配線抵
抗を減少することが可能なバイポーラトランジスタの構
造及びその製造方法の開発が望まれている。
【0003】
【従来の技術】バイポーラトランジスタは従来、図5に
断面を示すように、例えばn型シリコン(Si)基体31(通
常エピタキシャル層が用いられコレクタ領域となる)の
フィールド酸化シリコン(SiO2)膜32で画定されたベース
形成領域33の全面にベース拡散領域となる第1のp型不
純物(例えば硼素)をイオン注入し、次いでこのベース
形成領域33上に上面及び側面が絶縁膜34、35で覆われた
+ 型エミッタ電極36を形成し、次いでこの絶縁膜34、
35に覆われたエミッタ電極36をマスクにしベース形成領
域33内にベースコンタクト領域形成用の第2のp型不純
物(例えば硼素)を高濃度にイオン注入し、次いで所定
の高温短時間熱処理を行い、前記第2、第1のp型不純
物を活性化してエミッタ電極36周囲のベース形成領域33
内に内側端部がエミッタ電極36縁部に自己整合するp+
型ベースコンタクト領域38を、またエミッタ電極36の下
部にp型ベース拡散領域37をそれぞれ形成すると同時
に、エミッタ電極36内からのn型不純物の固相拡散によ
りp型ベース拡散領域37内にn + 型エミッタ拡散領域39
を形成し、次いでこの基体上を層間絶縁膜40で覆い、こ
の層間絶縁膜40の前記ベースコンタクト領域38上にベー
スコンタクト窓41を形成しこのベースコンタクト窓41上
に図示しないベース電極(配線)を形成した構造を有し
ていた。 しかし、この構造では、ベースコンタクト領
域38上にベースコンタクト窓41が形成されるために、ベ
ースコンタクト窓41の寸法aとベースコンタクト窓41が
ベースコンタクト領域38上に包含されるための位置合わ
せ余裕b及びcの和によってベースコンタクト領域38の
最小幅wが制限されるので、ベースコンタクト領域38の
幅が広くなり、それに伴うベース接合幅の拡大による寄
生容量の増大によって動作速度が低下するという問題が
あった。
【0004】そこで、寄生容量の低減を図るために、従
来、図6に断面を示すようなベース引出し電極型のバイ
ポーラトランジスタが提供された。この構造は、ベース
形成領域33の全面にベース拡散領域形成用のp型不純物
をイオン注入した後、ベース形成領域33上からフィール
ドSiO2膜32上に延在し上面が絶縁膜42で覆われたp+
ベース引出し電極43を形成し、次いでこのベース引出し
電極43のベース形成領域33上部にエミッタ窓44を形成
し、このエミッタ窓44の側面を絶縁膜45で覆った後、こ
のエミッタ窓44上にn+ 型エミッタ電極46を形成し、次
いで所定の高温短時間熱処理を行い、前記ベース形成領
域33全面にイオン注入されたp型不純物の活性化により
p型ベース拡散領域37を形成すると同時に、ベース引出
し電極43からのp型不純物の固相拡散によりベース引出
し電極43の下部にこのベース引出し電極43の底面に自己
整合するp+ 型ベースコンタクト領域38を形成し、且つ
エミッタ電極46からのn型不純物の固相拡散によりエミ
ッタ窓44の下部に残留するベース拡散領域37内にエミッ
タ電極46の底面に自己整合するn+ 型エミッタ拡散領域
39を形成し、次いでベース引出し電極43のフィールドSi
O2膜32上に引き出された部分にベースコンタクト窓47を
形成し、このコンタクト窓47で図示しないベース配線が
接続されることによって構成されていた。
【0005】この構造は、ベースコンタクト領域38上に
ベースコンタクト窓が形成されないために、このコンタ
クト窓の寸法及びその位置合わせ余裕によるベースコン
タクト領域38の拡大は生じないので、前記従来の構造よ
りベースコンタクト領域38の幅は縮小され、その分、寄
生容量の低減には有利である。
【0006】しかしながら、この構造でも、エミッタ窓
44とフィールド酸化膜32とが接触しないための位置合わ
せ余裕と、ベース引出し電極43と基体31との接触に必要
な幅を含んだ幅dがベース引出し電極43とベース形成領
域33との接触に必要な余裕幅になり、この幅に対応する
ベース形成領域33内全域に高不純物濃度のp+ 型ベース
コンタクト領域38が形成されるので、ベースコンタクト
領域38の幅が十分には縮小されないで寄生容量の低減が
不十分になるという問題があり、更に、ベース引出し電
極43と図示しないベース配線との接続がベースコンタク
ト領域38から遠く離れたフィールドSiO2膜32上のベース
コンタクト窓47を介してなされるのでベース抵抗(動作
抵抗)が高くなるという問題もあって、前記従来構造に
比べて大幅な動作速度の向上は達成されなかった。
【0007】
【発明が解決しようとする課題】そこで本発明は、従来
のベース引出し電極構造のバイポーラトランジスタに比
べ、ベース寄生容量及びベース抵抗を低減することが可
能なバイポーラトランジスタの構造及び製造方法を提供
し、バイポーラトランジスタの一層の高速化を図ること
を目的とする。
【0008】
【課題を解決するための手段】上記課題の解決は、半導
体基体上に直に接するエミッタ電極と、該エミッタ電極
の側面に絶縁膜を介して側壁状に被着され下端部が該半
導体基体上に直に接するベース引出し電極を有し、且つ
該エミッタ電極が直に接する該半導体基体面に該エミッ
タ電極の下面に整合するエミッタ領域を有し、該ベース
引出し電極が直に接する該半導体基体面に該ベース引出
し電極の下端面に整合するベースコンタクト領域を有
し、該ベース電極とベース配線との接続が該ベースコン
タクト領域の真上においてなされている本発明によるバ
イポーラトランジスタ、若しくは、一導電型半導体基体
面にベース拡散領域形成用の反対導電型不純物を導入す
る工程と、該不純物導入の終わった該半導体基体上に一
導電型不純物を含む導電体膜パターンからなり上面及び
側面が第1及び第2の絶縁膜で覆われたエミッタ電極を
形成する工程と、該第2の絶縁膜を有するエミッタ電極
の側面に反対導電型不純物を含む導電体からなり下端面
が該半導体基体上に直に接する側壁状のベース引出し電
極を形成する工程と、該ベース引出し電極及びエミッタ
電極を有する半導体基体上を覆う第3の絶縁膜を形成す
る工程と、熱処理を施し、前記導入不純物の活性化及び
ベース引出し電極とエミッタ電極からの不純物の固相拡
散によりベース拡散領域、ベースコンタクト領域、エミ
ッタ拡散領域を形成する工程と、該第3の絶縁膜をエッ
チングして該第3の絶縁膜上に該ベース引出し電極の上
端部を表出せしめる工程と、該第3の絶縁膜上に該ベー
ス引出し電極の上端部に接するベース配線を形成する工
程を含む本発明によるバイポーラトランジスタの製造方
法によって達成される。
【0009】
【作用】図1は本発明の原理説明用の断面図である。図
において、1はn型シリコン(Si)基体(通常エピタキシ
ャル層が用いられコンタクト領域になる)、4はベース
形成領域を画定するフィールド酸化シリコン(SiO2)膜、
7は第1のSiO2絶縁膜、8は第2のSiO2絶縁膜、10はn
+ 型エミッタ電極、12はp+ 型ベースコンタクト領域、
13はベース拡散領域、14はエミッタ拡散領域、15はCVD-
SiO2膜、16はSOG膜、17は15と16からなる層間絶縁
膜、19Bはベース配線、20はp+ 型ベース引出し電極を
示す。
【0010】同図に示すように本発明に係るバイポーラ
トランジスタにおいては、例えばp型の不純物がドープ
されたベース引出し電極20が、エミッタ電極10の側面
に、絶縁膜8を介し、通常のサイドウォール形成手段に
より自己整合して、底面がSi基体1に接する側壁状に形
成され、このベース引出し電極20の底面からの例えばp
型不純物の固相拡散によりn型Si基体1面にベース引出
し電極20の底面に自己整合するp+ 型ベースコンタクト
領域12が形成される。従って、ベースコンタクト領域12
の幅は、露光装置の能力等に関係なく、サイドウォール
形成に際し堆積させるベース引出し電極形成用の導電膜
の厚さによって微小な幅に制御することが可能になり、
従ってこの幅に自己整合するベースコンタクト領域12の
幅も従来に比べて大幅に縮小されるので、ベース寄生容
量の大幅な低減が図れる。
【0011】また、ベース引出し電極20とベース配線19
との接続は、前記側壁状のベース引出し電極20の上端部
を介し、ベース引出し電極の直下部に自己整合的に形成
されるベースコンタクト領域12の真上の部分でなされる
ので、ベース電極20で接続されるベース配線19とベース
コンタクト領域12間の距離が従来に比べ大幅に縮小され
てベース抵抗が大幅に低減され、ベース抵抗に起因する
動作抵抗は大幅に低減される。
【0012】
【実施例】以下本発明に係るバイポーラトランジスタ
を、図2、図3の工程断面図及び図4の工程平面図を参
照し、本発明に係る製造方法の一実施例に従って具体的
に説明する。
【0013】本発明に係る例えばnpn型のバイポーラ
トランジスタは例えば次の方法によって形成される。 図2(a) 参照 即ち、先ず、図示しないp型Si基板上に形成されたn型
Siエピタキシャル層でコレクタ領域となるn型Si基体1
上に、熱酸化により厚さ50〜200 Å程度の下地SiO2膜2
を形成し、その上に耐酸化マスク膜として厚さ1000〜20
00Å程度の窒化シリコン(Si3N4) 膜3をCVD法により
形成する。
【0014】図2(b) 参照 次いで上記Si3N4 膜3をベース形成領域の形状に対応し
てパターニングし、次いでこのSi3N4 膜3のパターンを
マスクにし選択酸化を行い、n型Si基体1の表面にベー
ス形成領域を画定する厚さ3000〜5000Å程度のフィール
ドSiO2膜4を形成する。(通常 LOCOS法と呼ばれる) 図2(c) 参照 次いで、上記Si3N4 膜3及びその下部の下地SiO2膜2を
除去した後、再び熱酸化によりn型Si基体1の表出する
ベース形成領域上に 100〜200 Å程度の厚さを有するダ
メージ防止用のスルーSiO2膜5を形成し、次いでこのス
ルーSiO2膜5を通し基体1面にベース拡散領域形成用の
硼素イオン(B+ ) を注入する。注入条件は、例えば、注
入エネルギー:10〜35KeV 、ドーズ量:(3〜7)×1013cm
-2程度とする。
【0015】図2(d) 参照 次いで前記スルーSiO2膜5を除去した後、CVD法によ
りこの基板上にエミッタ電極になる導電膜として厚さ20
00〜3000Å程度の第1のポリシリコン膜6を形成し、次
いでその上にCVD法により厚さ 500〜1000Å程度の第
1のSiO2絶縁膜7を形成した後、この第1のSiO2絶縁膜
7を通して上記ポリシリコン膜6の全面に砒素イオン(
As+ ) を注入する。注入条件は、例えば、注入エネルギ
ー:40〜70KeV 、ドーズ量:(1〜10) ×1016cm-2程度と
する。
【0016】図2(e) 参照 次いで、上記第1のSiO2絶縁膜7及びポリシリコン膜6
を一括パターニングして、上面に第1のSiO2絶縁膜7を
有する第1のポリシリコン膜6のパターンからなるn+
型エミッタ電極10を形成し、次いでこの基板上にCVD
法により厚さ1000〜2000Å程度の第2のSiO2絶縁膜8を
形成する。
【0017】図2(f) 参照 次いで、異方性ドライエッチング手段であるリアクティ
ブイオンエッチング(RIE) 処理により前記第2のSiO2
縁膜8の全面エッチングを行い、エミッタ電極10の側面
に選択的に第2のSiO2絶縁膜8をサイドウォール状に残
留させ、その後、この基板上にCVD法によりベース電
極になる導電膜として厚さ2000〜3000Å程度の第2のポ
リシリコン膜9を形成し、次いでその上にCVD法によ
り厚さ 200〜300 Å程度のスルーSiO2膜11を成長し、次
いでこのスルーSiO2膜11を通してポリシリコン膜9に硼
素イオン(B+ ) を注入する。注入条件は、例えば、注入
エネルギー:30〜40KeV 、ドーズ量: 5×1014cm-2程度
とする。
【0018】図3(a) 及び図4(a) 参照 次いで上記スルーSiO2膜11を除去した後、RIE 処理によ
りポリシリコン膜9を全面エッチングし、第2のSiO2
縁膜8に覆われたエミッタ電極10の側面に選択的に前記
第2のポリシリコン膜9からなる側壁状のp+ 型ベース
引出し電極20を残留形成せしめる。
【0019】上記工程を完了した時点の要部の上面を示
したのが図4(a) の平面図である。図中の各符号は、図
3(a) と同一対象物を示している。 図3(b) 及び図4(b) 、図4(c) 参照 次いで、例えば乾燥酸素中で、1000〜1100℃、10〜30秒
程度の高温短時間熱処理を行い、前にSi基体1内に注入
した硼素を活性化してp型ベース拡散領域13を形成する
と同時に、ベース引出し電極20内に注入されている硼素
を活性化するとともに固相拡散させて、Si基体1面にベ
ース引出し電極の底面に自己整合するp + 型ベースコン
タクト領域12を形成し、更にエミッタ電極10内に注入さ
れた砒素を活性化させるとともに固相拡散させて、前記
p型ベース拡散領域13内にエミッタ電極10の底面に自己
整合するn+ 型エミッタ拡散領域14を形成し、次いでエ
ミッタ電極10のフィールドSiO2膜4上に引き出されてい
る部分(図4(b) に示す1点鎖線で囲んだ及びの部
分)の側面に被着されているベース引出し電極20を選択
的に除去した後、この基板上に、層間絶縁膜の一部とな
る厚さ1000Å程度のCVD-SiO2膜15を形成し、次いで層間
絶縁膜の残部となる平坦化のための塗布絶縁膜のSOG
膜16を2000〜3000Å程度の厚さに回転塗布し、次いで 8
00℃で30分程度熱処理を行って上記SOG膜16を固化さ
せた後、このCVD-SiO2膜15とSOG膜16からなる層間絶
縁膜17をベース引出し電極20の上端部が露出するように
コントロールエッチングする。この際、エミッタ電極10
を覆う第1のSiO2絶縁膜7及び第2のSiO2絶縁膜8は必
ず残すようにする。
【0020】なお、前記ベース拡散領域14、ベースコン
タクト領域12、エミッタ拡散領域13形成のための熱処理
は、層間絶縁膜17の形成が終わってから行ってもよい。 図3(c) 及び図4(d) 、図4(e) 参照 次いで、エミッタ電極10のフィールドSiO2膜4上への引
出し部の上を覆う第1のSiO2絶縁膜7にエミッタコンタ
クト窓18を開口(図4(d) 参照)した後、この基板上に
スパッタ法により厚さ3000〜7000Å程度のアルミニウム
(Al)、銅(Cu)等からなり前記層間絶縁膜17上に露出する
部分でベース引出し電極20に接し、且つ前記エミッタコ
ンタクト窓18部でエミッタ電極10に接する金属配線膜を
形成し、次いでこの金属配線膜を通常のフォトエッチン
グ手段でパターニングし、前記層間絶縁膜17上に上記金
属配線膜からなりベース引出し電極20に接続するベース
配線19B 及びエミッタ電極10に接続するエミッタ配線19
E 等を形成し、本発明に係るnpn型バイポーラトラン
ジスタが完成する。
【0021】このような製造方法で形成される本発明に
係るバイポーラトランジスタは、図3(c) に示されるよ
うに、ベース引出し電極20がエミッタ電極10の側面にSi
O2絶縁膜8を介し、底面がコレクタ領域となるSi基体1
に直に接する側壁状に形成され、この側壁状のベース引
出し電極20からの不純物の固相拡散により前記基体1内
にベース引出し電極20の底面に自己整合するベースコン
タクト領域12が形成される。従って高不純物濃度を有し
接合容量の大きいベースコンタクト領域12の幅を、上記
側壁状のベース引出し電極20の厚さ(気相成長により規
定される側壁の厚さ)に応じて従来のベース引出し構造
よりも大幅に縮小することができ、従来に比べベース寄
生容量の大幅な低減が図れる。
【0022】また、ベース引出し電極20とベース配線19
B との接続は、層間絶縁膜17上に露出させた側壁状のベ
ース引出し電極20の上端部を介し、当該側壁状のベース
引出し電極20の直下部に形成されるベースコンタクト領
域12の真上でなされるので、ベース引出し電極20によっ
て生ずるベース抵抗も極度に低減される。
【0023】以上のベース寄生容量及びベース抵抗の大
幅な低減により、本発明に係るバイポーラトランジスタ
においては従来に比べ一層の動作速度の向上が図れる。
【0024】
【発明の効果】以上説明のように、本発明によればベー
スコンタクト領域の幅を、露光装置の能力等に関係な
く、気相成長厚さで規定される側壁状ベース引出し電極
の厚さに整合して大幅に縮小でき、従来に比べ寄生容量
の大幅な低減が図れると共に、ベース電極の抵抗に起因
する動作抵抗も大幅に減少できる。従って本発明は、バ
イポーラトランジスタの高速化に寄与するところが大き
い。
【図面の簡単な説明】
【図1】 本発明の原理説明用の断面図
【図2】 本発明の製造方法の一実施例の工程断面図
(その1)
【図3】 本発明の製造方法の一実施例の工程断面図
(その2)
【図4】 本発明の製造方法の一実施例の工程平面図
【図5】 従来のバイポーラトランジスタの模式断面図
【図6】 従来のベース引出し電極型バイポーラトラン
ジスタの模式断面図
【符号の説明】
1 n型Si基体 2 下地SiO2膜 3 Si3N4 膜 4 フィールドSiO2膜 5、11 スルーSiO2膜 6、9 第1、第2のポリシリコン膜 7、8 第1、第2のSiO2絶縁膜 10 n+ 型エミッタ電極 12 p+ 型ベースコンタクト領域 13 p型ベース拡散領域 14 n + 型エミッタ拡散領域 15 CVD-SiO2膜 16 SOG膜 17 層間絶縁膜 18 エミッタコンタクト窓 19B ベース配線 20 p+ 型ベース引出し電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基体上に直に接するエミッタ電極
    と、該エミッタ電極の側面に絶縁膜を介して側壁状に被
    着され下端部が該半導体基体上に直に接するベース引出
    し電極を有し、且つ該エミッタ電極が直に接する該半導
    体基体面に該エミッタ電極の下面に整合するエミッタ領
    域を有し、該ベース引出し電極が直に接する該半導体基
    体面に該ベース引出し電極の下端面に整合するベースコ
    ンタクト領域を有し、該ベース電極とベース配線との接
    続が該ベースコンタクト領域の真上においてなされてい
    ることを特徴とするバイポーラトランジスタ。
  2. 【請求項2】 一導電型半導体基体面にベース拡散領域
    形成用の反対導電型不純物を導入する工程と、該不純物
    導入の終わった該半導体基体上に一導電型不純物を含む
    導電体膜パターンからなり上面及び側面が第1及び第2
    の絶縁膜で覆われたエミッタ電極を形成する工程と、該
    第2の絶縁膜を有するエミッタ電極の側面に反対導電型
    不純物を含む導電体からなり下端面が該半導体基体上に
    直に接する側壁状のベース引出し電極を形成する工程
    と、該ベース引出し電極及びエミッタ電極を有する半導
    体基体上を覆う第3の絶縁膜を形成する工程と、熱処理
    を施し、前記導入不純物の活性化及びベース引出し電極
    とエミッタ電極からの不純物の固相拡散によりベース拡
    散領域、ベースコンタクト領域、エミッタ拡散領域を形
    成する工程と、該第3の絶縁膜をエッチングして該第3
    の絶縁膜上に該ベース引出し電極の上端部を表出せしめ
    る工程と、該第3の絶縁膜上に該ベース引出し電極の上
    端部に接するベース配線を形成する工程を含むことを特
    徴とするバイポーラトランジスタの製造方法。
JP19070593A 1993-08-02 1993-08-02 バイポーラトランジスタ及びその製造方法 Withdrawn JPH0745628A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19070593A JPH0745628A (ja) 1993-08-02 1993-08-02 バイポーラトランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19070593A JPH0745628A (ja) 1993-08-02 1993-08-02 バイポーラトランジスタ及びその製造方法

Publications (1)

Publication Number Publication Date
JPH0745628A true JPH0745628A (ja) 1995-02-14

Family

ID=16262473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19070593A Withdrawn JPH0745628A (ja) 1993-08-02 1993-08-02 バイポーラトランジスタ及びその製造方法

Country Status (1)

Country Link
JP (1) JPH0745628A (ja)

Similar Documents

Publication Publication Date Title
US5858843A (en) Low temperature method of forming gate electrode and gate dielectric
US4481706A (en) Process for manufacturing integrated bi-polar transistors of very small dimensions
US6118171A (en) Semiconductor device having a pedestal structure and method of making
JPH07105457B2 (ja) 半導体デバイスの形成方法
US6534365B2 (en) Method of fabricating TDMOS device using self-align technique
JPH0834259B2 (ja) 1以上のバイポ−ラトランジスタを備えたモノリシツク集積回路の製造方法
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
JP2581652B2 (ja) バイポ−ラ・トランジスタ構造の製造方法
EP0519592A2 (en) Self-aligned planar monolithic integrated circuit vertical transistor process
US5731240A (en) Manufacturing method for semiconductor depositing device
EP0066280B1 (en) Method for manufacturing semiconductor device
US4728620A (en) Process for the production of a MIS-type integrated circuit
GB2179792A (en) Bipolar transistor
RU1830156C (ru) Способ изготовлени полупроводниковых приборов
JP3680417B2 (ja) 半導体装置
US4988633A (en) Method of manufacturing a semiconductor Bi-CMOS device
JPH0745628A (ja) バイポーラトランジスタ及びその製造方法
JPH0653237A (ja) 半導体素子の製造方法
JPH0239091B2 (ja)
JPH09139382A (ja) 半導体装置の製造方法
JP3609906B2 (ja) バイポーラトランジスタの製造方法
JPH04290273A (ja) 窒化シリコンコンデンサの製造方法
JP3612193B2 (ja) バイポーラトランジスタの製造方法
JPH1098111A (ja) Mos型半導体装置とその製造方法
JPS6154661A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001003