JPH0744314B2 - 埋め込み型半導体レーザ - Google Patents
埋め込み型半導体レーザInfo
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- JPH0744314B2 JPH0744314B2 JP1189914A JP18991489A JPH0744314B2 JP H0744314 B2 JPH0744314 B2 JP H0744314B2 JP 1189914 A JP1189914 A JP 1189914A JP 18991489 A JP18991489 A JP 18991489A JP H0744314 B2 JPH0744314 B2 JP H0744314B2
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- type inp
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、埋め込み型半導体レーザに関する。
従来、埋め込み型半導体レーザは、ダブルヘテロ（異
種）構造と、活性層を含めメサストライプ以外の領域に
確実に電流ブロック層が形成できるため、低い閾値電
流、安定した横モード動作、高温動作が可能などの優れ
た特性を有し、しかも最終エピタキシャル成長後の表面
が平坦なため、製造時の再現性および加工性に優れた半
導体レーザである。また基板にＰ形InP半導体基板を用
いることにより、Ｐ−ｎブロック層の耐圧が向上し、大
きな光出力が得られることが知られている。
種）構造と、活性層を含めメサストライプ以外の領域に
確実に電流ブロック層が形成できるため、低い閾値電
流、安定した横モード動作、高温動作が可能などの優れ
た特性を有し、しかも最終エピタキシャル成長後の表面
が平坦なため、製造時の再現性および加工性に優れた半
導体レーザである。また基板にＰ形InP半導体基板を用
いることにより、Ｐ−ｎブロック層の耐圧が向上し、大
きな光出力が得られることが知られている。
このＰ形埋め込み型半導体レーザは、例えば、第６図
（Ａ）に示すように、Ｐ形InP基板１上に積層されたＰ
形InPバッファ層（以下Ｐ−バッファ層とする）２、InG
aAsP活性層（以下活性層とする）３およびｎ形InPクラ
ッド層（以下ｎ−クラッド層とする）４からなるダブル
ヘテロ接合の多層膜基板が、同図（Ａ）に示すように、
Ｐ−バッファ層２までメサ（台形）状にエッチングされ
たメサストライプの両側面に、前記Ｐ−バッファ層２に
接するようにｎ形InP電流ブロック層（以下ｎ−電流ブ
ロック層）５′と、前記活性層３に接するようにＰ形In
P電流ブロック層（以下Ｐ−電流ブロック層）６が積層
され、さらに、メサストライプを含む全面にｎ形InPク
ラッド層（以下ｎ−クラッド層）８およびｎ形InGaAsP
コンタクト層（以下ｎ−コンタクト層）９によって、前
記ｐ−バッファ層２、活性層２、活性層３、ｎ−クラッ
ド層４からなる発振領域55が埋め込まれ、前記ｎ−コン
タクト層９に取り付けられたｎ形オーミック電極（金属
電極）21と、Ｐ形InP基板１とに取り付けられた、Ｐ形
オーミック電極22とでサンドイッチされている。
（Ａ）に示すように、Ｐ形InP基板１上に積層されたＰ
形InPバッファ層（以下Ｐ−バッファ層とする）２、InG
aAsP活性層（以下活性層とする）３およびｎ形InPクラ
ッド層（以下ｎ−クラッド層とする）４からなるダブル
ヘテロ接合の多層膜基板が、同図（Ａ）に示すように、
Ｐ−バッファ層２までメサ（台形）状にエッチングされ
たメサストライプの両側面に、前記Ｐ−バッファ層２に
接するようにｎ形InP電流ブロック層（以下ｎ−電流ブ
ロック層）５′と、前記活性層３に接するようにＰ形In
P電流ブロック層（以下Ｐ−電流ブロック層）６が積層
され、さらに、メサストライプを含む全面にｎ形InPク
ラッド層（以下ｎ−クラッド層）８およびｎ形InGaAsP
コンタクト層（以下ｎ−コンタクト層）９によって、前
記ｐ−バッファ層２、活性層２、活性層３、ｎ−クラッ
ド層４からなる発振領域55が埋め込まれ、前記ｎ−コン
タクト層９に取り付けられたｎ形オーミック電極（金属
電極）21と、Ｐ形InP基板１とに取り付けられた、Ｐ形
オーミック電極22とでサンドイッチされている。
このＰ形オーミック電極22およびｎ形オーミック電極21
に、Ｐ形オーミック電極22が正（プラス）となるように
電圧を印加すると、活性層３を含む発振領域55のＰ−ｎ
接合は、順方向にバイアスされる。
に、Ｐ形オーミック電極22が正（プラス）となるように
電圧を印加すると、活性層３を含む発振領域55のＰ−ｎ
接合は、順方向にバイアスされる。
一方、メサ側面の前記Ｐ−バッファ層２、ｎ−電流ブロ
ック層５′、Ｐ−電流ブロック層６、ｎ−クラッド層８
からなる埋め込み層56は、上記のように、Ｐ−ｎ−Ｐ−
ｎホモ（同種）接合による、いわゆる、サイリスタ構造
を形成しており、したがって、第５図（ａ）に示すよう
に、Ｐ−ｎ−Ｐとｎ−Ｐ−ｎ、二つのバイポーラトラン
ジスタTr1、Tr2の、コレクタC1、C2とベースB1、B2が、
互いに接続された等価回路で表わされ、トランジスタTr
1、Tr2のコレクタC1、C2電流が小さい時、すなわち、ゲ
ート電流Igが無い時や温度が低い場合、トランジスタTr
1、Tr2はOFFとなって、埋め込み層56は高抵抗を示し、
ほとんど電流を流さない。このため、電流ID活性層３に
集中し、ｎ−クラッド層４からは電子が、またＰ−バッ
ファ層２からはホールが活性層３へ注入される。注入さ
れたこれら電子とホールは、活性層３と前記ｎ−クラッ
ド層４およびＰ−バッファ層２間の電位障壁により、活
性層３内に押し止められて、電子とホールの密度は高い
値となる。この注入キャリア（電子およびホール）閉じ
込め効果によって、低い発振電流閾値（10〜20mA程度）
で光の発振増幅が行なわれる。
ック層５′、Ｐ−電流ブロック層６、ｎ−クラッド層８
からなる埋め込み層56は、上記のように、Ｐ−ｎ−Ｐ−
ｎホモ（同種）接合による、いわゆる、サイリスタ構造
を形成しており、したがって、第５図（ａ）に示すよう
に、Ｐ−ｎ−Ｐとｎ−Ｐ−ｎ、二つのバイポーラトラン
ジスタTr1、Tr2の、コレクタC1、C2とベースB1、B2が、
互いに接続された等価回路で表わされ、トランジスタTr
1、Tr2のコレクタC1、C2電流が小さい時、すなわち、ゲ
ート電流Igが無い時や温度が低い場合、トランジスタTr
1、Tr2はOFFとなって、埋め込み層56は高抵抗を示し、
ほとんど電流を流さない。このため、電流ID活性層３に
集中し、ｎ−クラッド層４からは電子が、またＰ−バッ
ファ層２からはホールが活性層３へ注入される。注入さ
れたこれら電子とホールは、活性層３と前記ｎ−クラッ
ド層４およびＰ−バッファ層２間の電位障壁により、活
性層３内に押し止められて、電子とホールの密度は高い
値となる。この注入キャリア（電子およびホール）閉じ
込め効果によって、低い発振電流閾値（10〜20mA程度）
で光の発振増幅が行なわれる。
そして、活性層３内で注入キャリア（電子およびホー
ル）と光波は、活性層３に垂直方向には、活性層３より
屈折率が小さく、バンドギャップ（禁制帯幅）の大きい
ｎ−クラッド層４とＰ−バッファ層２の反射面間を往復
しながら、活性層３に垂直な定在波となり（垂直横モー
ド）、平行方向には屈曲率が小さくバンドギャップの大
きな埋め込み層56の屈折率差のある境界面を全反射しな
がら、活性層３に平行な定在波となる（平行横モー
ド）。
ル）と光波は、活性層３に垂直方向には、活性層３より
屈折率が小さく、バンドギャップ（禁制帯幅）の大きい
ｎ−クラッド層４とＰ−バッファ層２の反射面間を往復
しながら、活性層３に垂直な定在波となり（垂直横モー
ド）、平行方向には屈曲率が小さくバンドギャップの大
きな埋め込み層56の屈折率差のある境界面を全反射しな
がら、活性層３に平行な定在波となる（平行横モー
ド）。
以上のような垂直横モードおよび平行横モードとなった
光波は、第６図（Ｂ）に示す反射面ｂと劈開面ａとの間
で形成される、いわゆる、光の共振器により反射をくり
返し、劈開面ａより強いレーザビームとなって放射され
る。
光波は、第６図（Ｂ）に示す反射面ｂと劈開面ａとの間
で形成される、いわゆる、光の共振器により反射をくり
返し、劈開面ａより強いレーザビームとなって放射され
る。
しかしながら、上記従来の埋め込み形半導体レーザで、
例えば、第４図に示したように、印加電圧を高くして注
入電流を30mA以上に増加した場合、発振領域55内の電流
の一部は、メサ側面のＰ−ｎ−Ｐ−ｎ接合となっている
サイリスタ構造の埋め込み層56のゲート電流Igとして作
用し、第５図（ａ）のｎ−Ｐ−ｎトランジスタTr1（以
下トランジスタTr1とする）のベースB1電流となって、
トランジスタTr1のコレクタC1電流を増加させる。
例えば、第４図に示したように、印加電圧を高くして注
入電流を30mA以上に増加した場合、発振領域55内の電流
の一部は、メサ側面のＰ−ｎ−Ｐ−ｎ接合となっている
サイリスタ構造の埋め込み層56のゲート電流Igとして作
用し、第５図（ａ）のｎ−Ｐ−ｎトランジスタTr1（以
下トランジスタTr1とする）のベースB1電流となって、
トランジスタTr1のコレクタC1電流を増加させる。
この電流はＰ−ｎ−ＰトランジスタTr2（以下トランジ
スタTr2とする）のベースB2電流として作用し、トラン
ジスタTr2のコレクタC2電流を増加させて、トランジス
タTr1のベースB1電流として作用し、互いのコレクタ電
流を増加させる。このため、２つのトランジスタTr1、T
r2は正帰還状態となり、大きなコレクタC1C2電流が流
れ、Ｐ−ｎ−Ｐ−ｎ接合はターンオンする。
スタTr2とする）のベースB2電流として作用し、トラン
ジスタTr2のコレクタC2電流を増加させて、トランジス
タTr1のベースB1電流として作用し、互いのコレクタ電
流を増加させる。このため、２つのトランジスタTr1、T
r2は正帰還状態となり、大きなコレクタC1C2電流が流
れ、Ｐ−ｎ−Ｐ−ｎ接合はターンオンする。
この結果、低抵抗値となった埋め込み層56に、第６図
（Ａ）に示すように、大きな漏洩電流ILEAKが流れる。
この漏洩電流ILEAKのために、第４図に示すようにレー
ザ発振に必要な活性層電流IDが小さくなり、発光効率お
よび発光出力が著しく低下する。
（Ａ）に示すように、大きな漏洩電流ILEAKが流れる。
この漏洩電流ILEAKのために、第４図に示すようにレー
ザ発振に必要な活性層電流IDが小さくなり、発光効率お
よび発光出力が著しく低下する。
そのため、低下した光出力を元通りに増加させようと、
さらに、注入電流を増加させると、半導体レーザ内の温
度が上昇する。
さらに、注入電流を増加させると、半導体レーザ内の温
度が上昇する。
この温度上昇により、熱擾乱を受けた活性層３内の電子
は、高エネルギー状態の電子が増加するため活性層３と
ｎ−クラッド層４およびＰバッファ層２との電位障壁を
超え、オーバーフローしたり、活性層３内での非発光再
結合（オージェ再結合）が増加し活性層３の光吸収損失
が増加するため、閾値電流の増加および、量子効率の低
下をまねき、高温動作が困難になると共に、発振領域55
各層のバンドギャップ（禁制帯幅）も小さくなり、発振
波長が長波長側に偏移し、さらに高温になると、劈開面
ａが溶融して共振器としての機能が失なわれ、レーザ発
振ができなくなる問題があった。
は、高エネルギー状態の電子が増加するため活性層３と
ｎ−クラッド層４およびＰバッファ層２との電位障壁を
超え、オーバーフローしたり、活性層３内での非発光再
結合（オージェ再結合）が増加し活性層３の光吸収損失
が増加するため、閾値電流の増加および、量子効率の低
下をまねき、高温動作が困難になると共に、発振領域55
各層のバンドギャップ（禁制帯幅）も小さくなり、発振
波長が長波長側に偏移し、さらに高温になると、劈開面
ａが溶融して共振器としての機能が失なわれ、レーザ発
振ができなくなる問題があった。
そこで、この発明では、埋め込み層56はターンオンしに
くくして、漏洩電流による温度上昇を押えて、上記の課
題を解決することを目的とする。
くくして、漏洩電流による温度上昇を押えて、上記の課
題を解決することを目的とする。
上記の目的を達成するため、この発明では、Ｐ形InP基
板上にＰ形InPバッファ層、InGaAsP活性層、およびｎ形
InPクラッド層が順に積層されたダブルヘテロ接合多層
膜基板を、所定幅でInGaAsP活性層よりも深くメサエッ
チングにより形成したメサトストライプの側面に、前記
Ｐ形InPバッファ層に接するｎ形InP電流ブロック層と前
記InGaAsP活性層に接するＰ形InP電流ブロック層を積層
して埋め込み相とし、前記メサストライプを含む全面に
わたってｎ形InPクラッド層およびｎ形InGaAsPコンタク
ト層を積層して前記活性層を埋め込んだ埋め込み型半導
体レーザにおいて、前記ｎ形InP電流ブロック層をｎ形I
n(1-x)GaxASyP(1-y)組成（０≦ｘ≦0.15、０≦ｙ≦0.3
2）にすると共に、前記メサストライプ側面のＰ形InP電
流ブロック層およびｎ形InPクラッド層間にｎ形I
n(1-x′)Gax′Asy′P(1-y′）キャップ層（０＜ｘ′≦
0.23、０＜ｙ′≦0.49）を形成して、メサストライプ側
面の埋め込み層を等価的に第５図（ａ）に示す、Ｐ−ｎ
−Ｐ−ｎヘテロ接合のサイリスタ構造とする。すなわ
ち、上記のＰ形InPバッファ層２をP1、ｎ形InGaAsP電流
ブロック層５のn1、Ｐ形InP電流ブロック層６をP2、ｎ
形InGaAsPキャップ層７をn2としたのである。
板上にＰ形InPバッファ層、InGaAsP活性層、およびｎ形
InPクラッド層が順に積層されたダブルヘテロ接合多層
膜基板を、所定幅でInGaAsP活性層よりも深くメサエッ
チングにより形成したメサトストライプの側面に、前記
Ｐ形InPバッファ層に接するｎ形InP電流ブロック層と前
記InGaAsP活性層に接するＰ形InP電流ブロック層を積層
して埋め込み相とし、前記メサストライプを含む全面に
わたってｎ形InPクラッド層およびｎ形InGaAsPコンタク
ト層を積層して前記活性層を埋め込んだ埋め込み型半導
体レーザにおいて、前記ｎ形InP電流ブロック層をｎ形I
n(1-x)GaxASyP(1-y)組成（０≦ｘ≦0.15、０≦ｙ≦0.3
2）にすると共に、前記メサストライプ側面のＰ形InP電
流ブロック層およびｎ形InPクラッド層間にｎ形I
n(1-x′)Gax′Asy′P(1-y′）キャップ層（０＜ｘ′≦
0.23、０＜ｙ′≦0.49）を形成して、メサストライプ側
面の埋め込み層を等価的に第５図（ａ）に示す、Ｐ−ｎ
−Ｐ−ｎヘテロ接合のサイリスタ構造とする。すなわ
ち、上記のＰ形InPバッファ層２をP1、ｎ形InGaAsP電流
ブロック層５のn1、Ｐ形InP電流ブロック層６をP2、ｎ
形InGaAsPキャップ層７をn2としたのである。
また、上記半導体レーザのｎ形In(1-x′)Gax′Asy′P
(1-y′）キャップ層を、InGaAsP活性層から所定距離お
いて形成することもできる。
(1-y′）キャップ層を、InGaAsP活性層から所定距離お
いて形成することもできる。
上記ｎ形In(1-x)GaxASyP(1-y)ブロック層およびｎ形In
(1-x′)Gax′Asy′P(1-y′）キャップ層の添字ｘ、ｙ、
ｘ′、ｙ′は各組成の組成比を表示し、前記各層のバン
ドギャップ値を決定するもので、実験や経験等により、
例えば（０≦ｘ≦0.15、０≦ｙ≦0.32、０＜ｘ′≦0.2
3、０＜ｙ′≦0.49）等の範囲で適宜決定される。
(1-x′)Gax′Asy′P(1-y′）キャップ層の添字ｘ、ｙ、
ｘ′、ｙ′は各組成の組成比を表示し、前記各層のバン
ドギャップ値を決定するもので、実験や経験等により、
例えば（０≦ｘ≦0.15、０≦ｙ≦0.32、０＜ｘ′≦0.2
3、０＜ｙ′≦0.49）等の範囲で適宜決定される。
また、所定幅は、半導体レーザの横モードおよび発振し
きい値を決定し、実験および経験等により、適宜に決定
する。
きい値を決定し、実験および経験等により、適宜に決定
する。
さらに、活性層とｎ−In(1-x′)Gax′Asy′P(1-y′）キ
ャップ層との光学的な結合を避けるため、第３図に示す
所定距離ａを0.5μｍ以上に決定する。
ャップ層との光学的な結合を避けるため、第３図に示す
所定距離ａを0.5μｍ以上に決定する。
このように構成される埋め込み型半導体レーザでは、ｎ
形InP電流ブロック層をｎ形In（１−ｘ′）Gaｘ′As
ｙ′Ｐ（１−ｙ′）とすることにより、ｎ形InPよるバ
ンドギャップを小さくすると共に、メサストライプ側面
のＰ形InP電流ブロック層とｎ形InPクラッド層間に、バ
ンドギャップの小さなｎ形形In(1-x)GaxASyP(1-y)キャ
ップ層を形成し、第５図（ａ）に示す埋め込み層のＰ−
ｎ−Ｐ−ｎサイリスタ構造におけるP1−n1、P2−n2層の
接合間に電子に対する電位障壁を設けて、サイリスタ構
造のターンオンを起こしにくくする。
形InP電流ブロック層をｎ形In（１−ｘ′）Gaｘ′As
ｙ′Ｐ（１−ｙ′）とすることにより、ｎ形InPよるバ
ンドギャップを小さくすると共に、メサストライプ側面
のＰ形InP電流ブロック層とｎ形InPクラッド層間に、バ
ンドギャップの小さなｎ形形In(1-x)GaxASyP(1-y)キャ
ップ層を形成し、第５図（ａ）に示す埋め込み層のＰ−
ｎ−Ｐ−ｎサイリスタ構造におけるP1−n1、P2−n2層の
接合間に電子に対する電位障壁を設けて、サイリスタ構
造のターンオンを起こしにくくする。
すなわち、ｎ形InGaAsPキャップ層は、Ｐ形InP電流ブロ
ック層とｎ形InPクラッド層間に形成されることにより
埋め込み層のサイリスタ構造P2−n2層間をヘテロ接合す
る。このとき、InPやInGaAsPなどの化合物半導体では、
周知の如く、電子の移動度は、正孔の移動度に対し40倍
程度大きく、半導体の特性は電子の振る舞いによって決
定される。
ック層とｎ形InPクラッド層間に形成されることにより
埋め込み層のサイリスタ構造P2−n2層間をヘテロ接合す
る。このとき、InPやInGaAsPなどの化合物半導体では、
周知の如く、電子の移動度は、正孔の移動度に対し40倍
程度大きく、半導体の特性は電子の振る舞いによって決
定される。
したがって、キャップ層をバンドギャップの小さなｎ形
としたことにより、P1−n2層間に順方向の電圧を印加し
たとき、キャップ層（n2層）とＰ形InP電流ブロック層
（P2層）との境界面のヘテロ接合において、電子に対し
て伝導帯のバンド不連続による電位障壁を形成すること
になる。
としたことにより、P1−n2層間に順方向の電圧を印加し
たとき、キャップ層（n2層）とＰ形InP電流ブロック層
（P2層）との境界面のヘテロ接合において、電子に対し
て伝導帯のバンド不連続による電位障壁を形成すること
になる。
この電位障壁は、キャップ層とＰ形InPブロック層との
接合、即ち、第５図（ａ）のトランジスタ等価回路のト
ランジスタTr1のベースB1、エミッタE1間のエネルギー
準位差を、大きく、伝導帯のバンドを不連続で急峻なも
のとするため、電子の移動を効果的に阻止してエミッタ
E1からのベースB1への電子到達数を低減し、電子の注入
効率を低下してトランジスタTr1の電流増幅率αを１に
比べて非常に小さた値とすることができる。
接合、即ち、第５図（ａ）のトランジスタ等価回路のト
ランジスタTr1のベースB1、エミッタE1間のエネルギー
準位差を、大きく、伝導帯のバンドを不連続で急峻なも
のとするため、電子の移動を効果的に阻止してエミッタ
E1からのベースB1への電子到達数を低減し、電子の注入
効率を低下してトランジスタTr1の電流増幅率αを１に
比べて非常に小さた値とすることができる。
このため、発振領域を流れる電流が埋め込み層に作用し
ても、トランジスタTr1の電流増幅率αが非常に小さな
値であるため、トランジスタTr1、Tr2はコレクタC1、C2
電流を増加させることができず、埋め込み層のターンオ
ンを阻止することができる。
ても、トランジスタTr1の電流増幅率αが非常に小さな
値であるため、トランジスタTr1、Tr2はコレクタC1、C2
電流を増加させることができず、埋め込み層のターンオ
ンを阻止することができる。
一方、電流ブロック層は、組成比を変えてバンドギャッ
プの小さなｎ形InGaAsP（n1層）とすれば、サイリスタ
構造を形成するＰ形InPバッファ層（P1層）とヘテロ接
合することができるため、上述したキャップ層と同様
に、それらの境界面において伝導帯のバンドを不連続に
して順方向電圧印加時、電子に対して大きな電位障壁を
形成することができる。
プの小さなｎ形InGaAsP（n1層）とすれば、サイリスタ
構造を形成するＰ形InPバッファ層（P1層）とヘテロ接
合することができるため、上述したキャップ層と同様
に、それらの境界面において伝導帯のバンドを不連続に
して順方向電圧印加時、電子に対して大きな電位障壁を
形成することができる。
このため、電子のＰ形InPバッファ層（P1層）への移動
を阻止することができる。
を阻止することができる。
このとき、電子がこの電位障壁を越えるためには、第１
図からも明らかなようにｎ形InGaAsP電流ブロック層（n
1層）５がＰ形InP電流ブロック層（P2層）６とＰ形InP
バッファ層（P2層）２とに挟まれ、電気的にフロート状
態となっており、この部分のポテンシャルの上昇を必要
とするが、このポテンシャルを上昇させるための多数の
電子の注入には、キャップ層（n2層）７とＰ形InPバッ
ファ層（P1層）２間の順方向電圧を高くしなければなら
ないため、サイリスタ構造のブレークオーバー電圧を高
することができる。
図からも明らかなようにｎ形InGaAsP電流ブロック層（n
1層）５がＰ形InP電流ブロック層（P2層）６とＰ形InP
バッファ層（P2層）２とに挟まれ、電気的にフロート状
態となっており、この部分のポテンシャルの上昇を必要
とするが、このポテンシャルを上昇させるための多数の
電子の注入には、キャップ層（n2層）７とＰ形InPバッ
ファ層（P1層）２間の順方向電圧を高くしなければなら
ないため、サイリスタ構造のブレークオーバー電圧を高
することができる。
したがって、キャップ層７と電流ブロック層５にバンド
ギャップの小さなｎ形InGaAsPを用いて、サイリスタ構
造のトランジスタ等価回路の電流利得αの低下と、サイ
リスタ構造のP1層への電子の到達数の低下を図ることに
より、高注入電流に対する埋め込み層のターンオンを阻
止することができる。
ギャップの小さなｎ形InGaAsPを用いて、サイリスタ構
造のトランジスタ等価回路の電流利得αの低下と、サイ
リスタ構造のP1層への電子の到達数の低下を図ることに
より、高注入電流に対する埋め込み層のターンオンを阻
止することができる。
また、キャップ層を活性層から所定距離離して形成する
と、両者間の光学的な結合によるレーザ光のキャップ層
へのもれ現象、つまり光閉じ込め効果の低下や、レーザ
光によって生じる埋め込み層のターンオン電圧を低下を
防ぐ。
と、両者間の光学的な結合によるレーザ光のキャップ層
へのもれ現象、つまり光閉じ込め効果の低下や、レーザ
光によって生じる埋め込み層のターンオン電圧を低下を
防ぐ。
以下、この発明の実施例を、第１図から第５図に基づい
て説明する。
て説明する。
第１図に示す埋め込み型半導体レーザは、Ｐ形InPを基
板１とするInGaAsP埋め込み型半導体レーザで、このＰ
形InP基板１上にエピタキシャル成長法により、クラッ
ド層（屈折率の低い層）となるＰ型InPバッファ層２を
３μｍ積層し、さらに、この層の上に、発光波長1.3μ
ｍのInGaAsP活性層３を0.15μｍおよびｎ形InPクラッド
層４を0.5μｍ、ｎ形InGaAsP保護層を0.3μｍこの順に
積層した後、このｎ形InGaAsP保護層をエッチングによ
り除去し、さらに、メサエッチングによりｎ形InPクラ
ッド層４、InGaAsP活性層３およびＰ形InPバッファ層２
を第２図に示すように、台形状のメサストライプ50と
し、発振領域55を形成する。この時、第１図に示すよう
に、Ｐ形InPバッファ層２でエッチングを止める必要は
なく、Ｐ形InP基板１までエッチングを行なってもよ
い。
板１とするInGaAsP埋め込み型半導体レーザで、このＰ
形InP基板１上にエピタキシャル成長法により、クラッ
ド層（屈折率の低い層）となるＰ型InPバッファ層２を
３μｍ積層し、さらに、この層の上に、発光波長1.3μ
ｍのInGaAsP活性層３を0.15μｍおよびｎ形InPクラッド
層４を0.5μｍ、ｎ形InGaAsP保護層を0.3μｍこの順に
積層した後、このｎ形InGaAsP保護層をエッチングによ
り除去し、さらに、メサエッチングによりｎ形InPクラ
ッド層４、InGaAsP活性層３およびＰ形InPバッファ層２
を第２図に示すように、台形状のメサストライプ50と
し、発振領域55を形成する。この時、第１図に示すよう
に、Ｐ形InPバッファ層２でエッチングを止める必要は
なく、Ｐ形InP基板１までエッチングを行なってもよ
い。
また、エッチング後、メサ上部51の窒化シリコン（Si
N）絶縁膜を残したままメサ側面52に、第１図に示すよ
うに、発振領域55のＰ形InPバッファ層２に接する、不
純物濃度５×1017cm-3のｎ形InGaAsP電流ブロック層５
を、0.7μｍの厚さに積層し、続いてＰ型InPブロック層
６を、InGaAsP活性層３に接するように、1.15μｍ積層
した後、第３図に示すように、ｎ形InGaAsPキャップ層
７を、InGaAsP活性層３より0.5μｍの所定距離ａ以上離
して積層し、発振領域55を挾み込むように、Ｐ−ｎ−Ｐ
−ｎヘテロ接合の埋め込み層56を形成する。
N）絶縁膜を残したままメサ側面52に、第１図に示すよ
うに、発振領域55のＰ形InPバッファ層２に接する、不
純物濃度５×1017cm-3のｎ形InGaAsP電流ブロック層５
を、0.7μｍの厚さに積層し、続いてＰ型InPブロック層
６を、InGaAsP活性層３に接するように、1.15μｍ積層
した後、第３図に示すように、ｎ形InGaAsPキャップ層
７を、InGaAsP活性層３より0.5μｍの所定距離ａ以上離
して積層し、発振領域55を挾み込むように、Ｐ−ｎ−Ｐ
−ｎヘテロ接合の埋め込み層56を形成する。
さらに、この埋め込み層56の上部には、第１図に示すよ
うに、メサ上部51を含む全体を覆うように、ｎ形InPク
ラッド層８およびｎ形InGaAsPコンタクト層９を積層
し、その上部と基板１下部に、オーミック電極21、22を
取り付ける。このように形成された埋め込み層56は、前
記活性層３とキャップ層７との光学的な結合による光閉
じ込め効果の低下や、光結合等によるターンオン電圧の
低下を防ぐことができる。
うに、メサ上部51を含む全体を覆うように、ｎ形InPク
ラッド層８およびｎ形InGaAsPコンタクト層９を積層
し、その上部と基板１下部に、オーミック電極21、22を
取り付ける。このように形成された埋め込み層56は、前
記活性層３とキャップ層７との光学的な結合による光閉
じ込め効果の低下や、光結合等によるターンオン電圧の
低下を防ぐことができる。
また、ヘテロ接合の埋め込み層56は、Ｐ−ｎ−Ｐ−ｎサ
イリスタ構造となっており、第５図（ａ）で示す、トラ
ンジスタ等価回路で表わすことができ、各層の禁制帯幅
Eg（以下バンドギャップとする）は、Ｐ形InPバッファ
層２が、Eg＝1.35eV、ｎ形InGaAsP電流ブロック層５
が、Eg＝1.29eV、Ｐ形InP電流ブロック層６が、Eg＝1.3
5eV、ｎ形InGaAsPキャップ層７が、Eg＝1.1eVとなる。
イリスタ構造となっており、第５図（ａ）で示す、トラ
ンジスタ等価回路で表わすことができ、各層の禁制帯幅
Eg（以下バンドギャップとする）は、Ｐ形InPバッファ
層２が、Eg＝1.35eV、ｎ形InGaAsP電流ブロック層５
が、Eg＝1.29eV、Ｐ形InP電流ブロック層６が、Eg＝1.3
5eV、ｎ形InGaAsPキャップ層７が、Eg＝1.1eVとなる。
このとき、従来の半導体レーザのホモ接合の埋め込み層
のｎ形InPおよびＰ形InPのバンドギャップは、Eg＝1.35
eVとなるため、n2−P2層間において、従来の半導体レー
ザとは、0.25eVのエネルギー準位差を生じる。そのた
め、n2層からP2層へ向う電子は、この0.25eVのエネルギ
ー差の電位障壁によって、流れにくくなる。このこと
は、トランジスタTr1のエミッタE1からベースB1への電
子の注入効率を下げたこととなり、トランジスタTr1の
エミッタ電流は減少する。
のｎ形InPおよびＰ形InPのバンドギャップは、Eg＝1.35
eVとなるため、n2−P2層間において、従来の半導体レー
ザとは、0.25eVのエネルギー準位差を生じる。そのた
め、n2層からP2層へ向う電子は、この0.25eVのエネルギ
ー差の電位障壁によって、流れにくくなる。このこと
は、トランジスタTr1のエミッタE1からベースB1への電
子の注入効率を下げたこととなり、トランジスタTr1の
エミッタ電流は減少する。
すなわち、トランジスタTr1の電流増幅率αは、１より
非常に小さくなり、例えば、同図（ａ）のトランジスタ
Tr1のベースB1へ、ゲート電流Igの注入があっても、ト
ランジスタTr1のコレクタC1電流はほとんど流れない。
また、このコレクタC1電流がベースB2電流となるトラン
ジスタTr2でも、コレクタC2電流が流れなくなるため、
これコレクタC2電流によるトランジスタTr1へのベースB
1電流も流れない。
非常に小さくなり、例えば、同図（ａ）のトランジスタ
Tr1のベースB1へ、ゲート電流Igの注入があっても、ト
ランジスタTr1のコレクタC1電流はほとんど流れない。
また、このコレクタC1電流がベースB2電流となるトラン
ジスタTr2でも、コレクタC2電流が流れなくなるため、
これコレクタC2電流によるトランジスタTr1へのベースB
1電流も流れない。
この結果、トランジスタTr1、Tr2は正帰還ループを形成
することができず、ターンオンしにくくなるため、埋め
込み層56のＰ−ｎ−Ｐ−ｎ接合のターンオン電圧または
電流を、実用上必要なレベル以上の値に保ち、Ｐ−ｎ−
Ｐ−ｎ接合を通して流れる漏洩電流を極力小さくするこ
とができる。
することができず、ターンオンしにくくなるため、埋め
込み層56のＰ−ｎ−Ｐ−ｎ接合のターンオン電圧または
電流を、実用上必要なレベル以上の値に保ち、Ｐ−ｎ−
Ｐ−ｎ接合を通して流れる漏洩電流を極力小さくするこ
とができる。
このとき、もし、電子がキャップ層７とＰ形InP電流ブ
ロック層（P2層）６とを通過し、ｎ形InGaAsPブロック
層（n1層）５へ達するようなことがあってもその先のＰ
形InPバッファ層（P1層）２への電子の移動は、ｎ形InG
aAsPブロック層（n1層）５のバンドギャップを小さくし
て、Ｐ形InPバッファ層（P1層）２との境界面に形成し
たヘテロ接合による大きな電位障壁により阻止すること
ができる。
ロック層（P2層）６とを通過し、ｎ形InGaAsPブロック
層（n1層）５へ達するようなことがあってもその先のＰ
形InPバッファ層（P1層）２への電子の移動は、ｎ形InG
aAsPブロック層（n1層）５のバンドギャップを小さくし
て、Ｐ形InPバッファ層（P1層）２との境界面に形成し
たヘテロ接合による大きな電位障壁により阻止すること
ができる。
すなわち、電子がこの電位障壁を越えるためには、ｎ形
InGaAsP電流ブロック層（n1層）５がＰ形InP電流ブロッ
ク層（P2層）６とＰ形InPバッファ層（P1層）２とに挾
まれ、電気的にフロート状態となっているため、多数の
電子の注入によるｎ形InGaAsP電流ブロック層（n1層）
５のポテンシャルの上昇が必要である。そのため、キャ
ップ層（n2層）７とＰ形InPバッファ層（P1層）２間の
順方向電圧を高設定することができ、サイリスタ構造の
ブレークオーバ電圧を高くすることができるので、高注
入電流に対して埋め込み層56のターンオンを起こり難く
することができる。
InGaAsP電流ブロック層（n1層）５がＰ形InP電流ブロッ
ク層（P2層）６とＰ形InPバッファ層（P1層）２とに挾
まれ、電気的にフロート状態となっているため、多数の
電子の注入によるｎ形InGaAsP電流ブロック層（n1層）
５のポテンシャルの上昇が必要である。そのため、キャ
ップ層（n2層）７とＰ形InPバッファ層（P1層）２間の
順方向電圧を高設定することができ、サイリスタ構造の
ブレークオーバ電圧を高くすることができるので、高注
入電流に対して埋め込み層56のターンオンを起こり難く
することができる。
このように、この埋め込み層56では、サイリスタ構造の
P1−n1−P2−n2層のP1−n1層間とP2−n2層間とにヘテロ
接合による電位障壁を設け、サイリスタ構造のトランジ
スタの電流利得αの低下と、サイリスタ構造における電
子電流のP1層への到達率の低下を図り、この、二重の障
壁によって埋め込み層56のターンオンを防止しているの
で、高注入電流に対する埋め込み層56のターンオンをホ
モ接合の埋め込み層の場合に比べ、確実に防止すること
ができる。
P1−n1−P2−n2層のP1−n1層間とP2−n2層間とにヘテロ
接合による電位障壁を設け、サイリスタ構造のトランジ
スタの電流利得αの低下と、サイリスタ構造における電
子電流のP1層への到達率の低下を図り、この、二重の障
壁によって埋め込み層56のターンオンを防止しているの
で、高注入電流に対する埋め込み層56のターンオンをホ
モ接合の埋め込み層の場合に比べ、確実に防止すること
ができる。
この実施例は、以上のように構成されており、いま、こ
の半導体レーザに順方向電圧を印加し、その印加電圧を
高くして注入電流を高注入電流とすると、メサ側面の埋
め込み層56に設けたｎ形InGaAsPキャップ層７とｎ形InG
aAsPとしたブロック層５とが、埋め込み層56のサイリス
タ構造に電子電流が流れるのを阻止して、埋め込み層56
のターンオンを防止し、従来の埋め込み形半導体レー
ザ、例えば第４図に示したようなターンオンが発生しな
い。そのため、埋め込み層56に漏洩電流が流れず、活性
層３に電流が集中するので、発振時に半導体レーザが高
温にならず、正常なレーザ発振を高効率で続けることが
できる。
の半導体レーザに順方向電圧を印加し、その印加電圧を
高くして注入電流を高注入電流とすると、メサ側面の埋
め込み層56に設けたｎ形InGaAsPキャップ層７とｎ形InG
aAsPとしたブロック層５とが、埋め込み層56のサイリス
タ構造に電子電流が流れるのを阻止して、埋め込み層56
のターンオンを防止し、従来の埋め込み形半導体レー
ザ、例えば第４図に示したようなターンオンが発生しな
い。そのため、埋め込み層56に漏洩電流が流れず、活性
層３に電流が集中するので、発振時に半導体レーザが高
温にならず、正常なレーザ発振を高効率で続けることが
できる。
また、このように構成された半導体レーザは、第１図に
示すように、前記キャップ層７を形成したので、第６図
に示す、従来の半導体レーザのように、発振領域55を突
出がなく、前記クラッド層８やコンタクト層９積層時
の、エピタキシャル成長やプロセス加工がし易くなり製
造歩留りが向上すると共に、上部が平坦となるため、ヒ
ートシンクとの密着がよくなり、放熱特性の向上や大出
力化がはかれる。
示すように、前記キャップ層７を形成したので、第６図
に示す、従来の半導体レーザのように、発振領域55を突
出がなく、前記クラッド層８やコンタクト層９積層時
の、エピタキシャル成長やプロセス加工がし易くなり製
造歩留りが向上すると共に、上部が平坦となるため、ヒ
ートシンクとの密着がよくなり、放熱特性の向上や大出
力化がはかれる。
なお、ｎ形In(1-x)GaxASyP(1-y)電流ブロック層５およ
びｎ形In(1-x′)Gax′Asy′P(1-y′）キャップ層７の組
成は適宜に変えることにより、各層のバンドギャップ値
を任意に設定して、ターンオン電圧を最適な値にするこ
とができる。
びｎ形In(1-x′)Gax′Asy′P(1-y′）キャップ層７の組
成は適宜に変えることにより、各層のバンドギャップ値
を任意に設定して、ターンオン電圧を最適な値にするこ
とができる。
この発明は、以上のように構成したので、半導体レーザ
を高注入電流で駆動した場合でも、埋め込み層のターン
オンによる漏洩電流を極力小さくすることが可能とな
り、低発振電流閾値、高効率、高出力および高温動作な
どの、優れた特性を実現することができる。
を高注入電流で駆動した場合でも、埋め込み層のターン
オンによる漏洩電流を極力小さくすることが可能とな
り、低発振電流閾値、高効率、高出力および高温動作な
どの、優れた特性を実現することができる。
さらに、製造歩留りも向上させることができる。
第１図はこの発明の一実施例の断面図、第２図は第１図
の一部斜視図、第３図は第１図の一部拡大図、第４図は
従来例の作用説明図、第５図（ａ）は第１図の一部模式
図、第６図（Ａ）は従来例の一断面図、（Ｂ）はその斜
視図である。 １……Ｐ型InP基板、２……Ｐ型InPバッファ層、 ３……InGaAsP活性層、４……ｎ形InPクラッド層、 ５……ｎ形InGaAsP電流ブロック層、 ５′……ｎ形InP電流ブロック層、６……Ｐ形InP電流ブ
ロック層、 ７……ｎ形InGaAsPキャップ層、８……ｎ形InPクラッド
層、 ９……ｎ形InGaAsPコンタクト層、 51……メサストライプ、ａ……所定距離。
の一部斜視図、第３図は第１図の一部拡大図、第４図は
従来例の作用説明図、第５図（ａ）は第１図の一部模式
図、第６図（Ａ）は従来例の一断面図、（Ｂ）はその斜
視図である。 １……Ｐ型InP基板、２……Ｐ型InPバッファ層、 ３……InGaAsP活性層、４……ｎ形InPクラッド層、 ５……ｎ形InGaAsP電流ブロック層、 ５′……ｎ形InP電流ブロック層、６……Ｐ形InP電流ブ
ロック層、 ７……ｎ形InGaAsPキャップ層、８……ｎ形InPクラッド
層、 ９……ｎ形InGaAsPコンタクト層、 51……メサストライプ、ａ……所定距離。
Claims (2)
- 【請求項１】Ｐ形InP基板１上にＰ形InPバッファ層２、
InGaAsP活性層３およびｎ形InPクラッド層４が順に積層
されたダブルヘテロ接合多層膜基板を、所定幅で前記In
GaAsP活性層３よりも深くメサエッチングにより形成し
たメサストライプ50の側面に、前記Ｐ形InPバッファ層
２に接するｎ形InP電流ブロック層５′と前記InGaAsP活
性層３に接するＰ形InP電流ブロック層６を積層し、前
記メサトストライプ50を含む全面にわたってｎ形InPク
ラッド層８およびｎ形InGaAsPコンタクト層９を積層し
て前記活性層３を埋め込んだ埋め込み型半導体レーザに
おいて、 前記ｎ形InP電流ブロック層５′をｎ形In(1-x)GaxASyP
(1-y)5とすると共に、前記メサストライプ50側面のＰ形
InP電流ブロック層６およびｎ形InPクラッド層８間に、
ｎ形In（１−ｘ′）Gaｘ′Asｙ′Ｐ（１−ｙ′）キャッ
プ層７を形成したことを特徴とする埋め込み型半導体レ
ーザ。 - 【請求項２】請求項（１）記載の埋め込み型半導体レー
ザの上記In（１−ｘ′）Gaｘ′Asｙ′Ｐ（１−ｙ′）キ
ャップ層７を、InGaAsP活性層３から所定距離ａおいて
形成したことを特徴とする埋め込み型半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189914A JPH0744314B2 (ja) | 1989-07-22 | 1989-07-22 | 埋め込み型半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189914A JPH0744314B2 (ja) | 1989-07-22 | 1989-07-22 | 埋め込み型半導体レーザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354883A JPH0354883A (ja) | 1991-03-08 |
| JPH0744314B2 true JPH0744314B2 (ja) | 1995-05-15 |
Family
ID=16249322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189914A Expired - Fee Related JPH0744314B2 (ja) | 1989-07-22 | 1989-07-22 | 埋め込み型半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744314B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2675634A1 (fr) * | 1991-04-16 | 1992-10-23 | France Telecom | Dispositif optoelectronique a tres faible capacite parasite. |
| JP3241002B2 (ja) | 1998-09-02 | 2001-12-25 | 日本電気株式会社 | 半導体レーザの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164287A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 半導体レ−ザ |
-
1989
- 1989-07-22 JP JP1189914A patent/JPH0744314B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354883A (ja) | 1991-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |