JPH0743938B2 - Differential amplifier - Google Patents
Differential amplifierInfo
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- JPH0743938B2 JPH0743938B2 JP60226121A JP22612185A JPH0743938B2 JP H0743938 B2 JPH0743938 B2 JP H0743938B2 JP 60226121 A JP60226121 A JP 60226121A JP 22612185 A JP22612185 A JP 22612185A JP H0743938 B2 JPH0743938 B2 JP H0743938B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体記憶装置等に施用される差動増幅器に係
り、特に、消費電力の低減を図った差動増幅器に関す
る。The present invention relates to a differential amplifier applied to a semiconductor memory device or the like, and more particularly to a differential amplifier with reduced power consumption.
＜従来の技術＞ 半導体記憶装置等にあっては、読み出し動作におけるビ
ット線信号等の微弱信号を増幅するため差動増幅回路が
組み込まれる。従来、この種の差動増幅回路として、第
４図の電気回路図に示すような電流ミラー型差動増幅回
路が知られている。<Prior Art> In a semiconductor memory device or the like, a differential amplifier circuit is incorporated to amplify a weak signal such as a bit line signal in a read operation. Conventionally, as this type of differential amplifier circuit, a current mirror type differential amplifier circuit as shown in the electric circuit diagram of FIG. 4 is known.
第４図において、（11），（12）はソースを電源電圧
（VCC）に接続された負荷トランジスタとしてのＰチャ
ンネル型MOSトランジスタ（以下、PMOSと称す）であ
り、これらPMOS（11），（12）のゲートはPMOS（11）の
ドレインに結線されている。PMOS（11）のドレインは増
幅用トランジスタとしてのＮチャンネル型MOSトランジ
スタ（以下、NMOSと称す）（13）のドレインに結線され
て組を成し、同様に、PMOS（12）のドレインは増幅用ト
ランジスタとしてのNMOS（14）のドレインに結線されて
組を成している。これらNMOS（13），（14）は、ソース
がNMOS（活性化トランジスタ）（15）を介して接地さ
れ、ゲートが図外のスタティック型記憶セルアレイのビ
ット線（Ｂ）とダミービット線（D,B）とにそれぞれ接
続されている。PMOS（12）とNMOS（14）との共通ドレイ
ンは出力ノード（Ｎ）として機能し図外の出力回路に接
続されている。NMOS（15）のゲートは、図外の制御回路
の活性化信号端子（SE）に接続されている。In FIG. 4, (11) and (12) are P-channel type MOS transistors (hereinafter referred to as PMOS) as load transistors whose sources are connected to the power supply voltage (V CC ). The gate of (12) is connected to the drain of PMOS (11). The drain of the PMOS (11) is connected to the drain of an N-channel MOS transistor (hereinafter referred to as NMOS) (13) as an amplification transistor to form a set, and similarly, the drain of the PMOS (12) is for amplification. It is connected to the drain of NMOS (14) as a transistor to form a set. The sources of the NMOSs (13) and (14) are grounded through an NMOS (activation transistor) (15), and the gates thereof are a bit line (B) and a dummy bit line (D, D, D) of a static memory cell array (not shown). B) and are respectively connected to. A common drain of the PMOS (12) and the NMOS (14) functions as an output node (N) and is connected to an output circuit (not shown). The gate of the NMOS (15) is connected to the activation signal terminal (SE) of the control circuit (not shown).
この差動増幅器は、例えばアクセスされた記憶セルに論
理“0"が記憶されていた場合、第５図（ａ）のタイミン
グチャートに示すように動作する。すなわち、ビット線
（Ｂ）とダミービット線（D.B）とのプリチャージ後に
アクセスされたセルおよびダミーセルがビット線（Ｄ）
とダミービット線（D.B）とに接続されると（時刻
（t0））、ビット線（Ｄ）の電位は電源電位（Vcc）か
ら接地電位（０）に向かって徐々に低下するがダミービ
ット線（D.B）の電位は略電源電圧（VCC）に維持され
る。そして、NMOS（15）に略電源電位（VCC）の活性化
信号（SE）が印加されると、各NMOS（13），（14）はNM
OS（15）を介し接地されてNMOS（14）のゲート・ソース
間の電圧差がNMOS（13）のゲート・ソース間の電圧差よ
り大きくなるため、NMOS（14）のチャンネルコンダクタ
ンスがNMOS（13）のチャンネルコンダクタンスより大き
くなる。この結果、出力ノード（Ｎ）の電位は低下して
PMOS（12）およびNMOS（14），（15）の抵抗比で定まる
電位に安定し、これが出力回路から外部装置へ出力され
る。This differential amplifier operates as shown in the timing chart of FIG. 5 (a) when a logic "0" is stored in the accessed storage cell, for example. That is, the cells accessed after precharging the bit line (B) and the dummy bit line (DB) and the dummy cells are the bit line (D).
And the dummy bit line (DB) (time (t 0 )), the potential of the bit line (D) gradually decreases from the power supply potential (Vcc) toward the ground potential (0), but the dummy bit The potential of the line (DB) is maintained at approximately the power supply voltage (V CC ). Then, when an activation signal (SE) of approximately the power supply potential (V CC ) is applied to the NMOS (15), each of the NMOSs (13) and (14) is NM.
Since the gate-source voltage difference of the NMOS (14) is larger than the gate-source voltage difference of the NMOS (14) by being grounded through the OS (15), the channel conductance of the NMOS (14) is NMOS (13). ) Is larger than the channel conductance. As a result, the potential of the output node (N) drops and
The potential is stabilized at the potential determined by the resistance ratio of the PMOS (12) and the NMOSs (14) and (15), and this is output from the output circuit to the external device.
＜発明が解決しようとする問題点＞ このような従来の差動増幅器にあっては、差動増幅開始
後情報の読み出しが終了するまでの間、PMOS（12）とNM
OS（14）、あるいはPMOS（11）とNMOS（13）が全てオン
状態を維持するため、これらPMOS（12）とNMOS（14）あ
るいはPMOS（11）とNMOS（13）を経て電源電位（VCC）
から接地へ電流通路が形成され、第５図（ｂ）に示すよ
うに、長時間にわたって定常的な電流（DC）が流れ消費
電力が大きくなるという問題点があった。<Problems to be Solved by the Invention> In such a conventional differential amplifier, the PMOS (12) and the NM are connected until the information reading is completed after the differential amplification is started.
Since the OS (14) or the PMOS (11) and the NMOS (13) are all kept in the ON state, the power supply potential (V is passed through the PMOS (12) and the NMOS (14) or the PMOS (11) and the NMOS (13). CC )
There is a problem in that a current path is formed from the ground to the ground, and as shown in FIG. 5 (b), a constant current (DC) flows for a long time and power consumption increases.
＜問題点を解決するための手段＞ 本発明の差動増幅器は、第１のビット線と、第２のビッ
ト線と、第１の電源ラインと共通節点との間に接続され
た一導電型の第１のトランジスタと、第１の節点と前記
共通接点との間に接続されゲートが前記第１のビット線
に接続された前記一導電型の第２のトランジスタと、第
２の節点と前記共通節点との間に接続されゲートが前記
第２のビット線に接続された前記一導電型の第３のトラ
ンジスタと、前記第１の節点と第３の節点との間に接続
されゲートが前記第１の節点に接続された第二導電型の
第４のトランジスタと、前記第２の節点と第４の節点と
の間に接続されゲートが前記第１の節点に接続された前
記第二導電型の第５のトランジスタと、第２の電源ライ
ンと前記第３の節点との間に接続された前記第二導電型
の第６のトランジスタと、前記第２の電源ラインと前記
第４の節点との間に接続された前記第二導電型の第７の
トランジスタと、入力が前記第１のビット線に出力が前
記第７のトランジスタのゲートに各々接続された第１の
インバータと、入力が前記第２のビット線に出力が前記
第６のトランジスタのゲートに各々接続された第２のイ
ンバータとを備えることを特徴とする。<Means for Solving Problems> A differential amplifier according to the present invention is a one conductivity type connected between a first bit line, a second bit line, a first power supply line and a common node. A first transistor, a second transistor of the one conductivity type connected between the first node and the common contact and having a gate connected to the first bit line, a second node and the second transistor A third transistor of one conductivity type, the gate of which is connected to a common node and whose gate is connected to the second bit line, and the gate of which is connected between the first node and the third node. A fourth transistor of the second conductivity type connected to the first node, and the second conductivity type connected between the second node and the fourth node and having a gate connected to the first node. -Type fifth transistor, connected between the second power supply line and the third node A second transistor of the second conductivity type, a seventh transistor of the second conductivity type connected between the second power supply line and the fourth node, and an input having the first bit A first inverter whose output is connected to the gate of the seventh transistor, and a second inverter whose input is connected to the second bit line and whose output is connected to the gate of the sixth transistor, respectively. It is characterized by including.
＜実施例＞ 以下、本発明の実施例を図面に基づいて説明する。<Example> Hereinafter, an example of the present invention is described based on a drawing.
第１図および第２図（ａ），（ｂ）は、本発明にかかる
差動増幅器の第１実施例を示す電気回路図である。な
お、第１図の従来のものと同一構成部分には、同一符号
を付して説明は省略する。1 and 2 (a) and (b) are electric circuit diagrams showing a first embodiment of the differential amplifier according to the present invention. The same components as those of the conventional one shown in FIG.
同図に示すように、各組のPMOS（11），（12）と電源電
圧（VCC）との間には、それぞれ、ソースを電源電圧（V
CC）に接続したPMOS（電流遮断用トランジスタ）（1
6），（17）が介装されている。これらPMOS（16），（1
7）は、大きな容量を有し、それぞれのゲートがインバ
ータ（18），（19）を介してビット線（Ｂ）とダミービ
ット線（D.B）とに交叉接続されている。すなわち、一
方のPMOS（16）は、ドレインが一方の組のPMOS（11）の
ソースに結線されて、ゲートがインバータ（19）を介し
てダミービット線（D.B）に結線され、また、他方のPMO
S（17）は、ドレインが他方の組のPMOS（12）のソース
に結線されて、ゲートがインバータ（18）を介してビッ
ト線（Ｂ）に結線されている。As shown in the figure, the source is connected to the power supply voltage (V CC ) between the PMOS (11) and (12) of each set and the power supply voltage (V CC ).
PMOS (current cutoff transistor) (1) connected to CC )
6) and (17) are installed. These PMOS (16), (1
7) has a large capacitance, and each gate is cross-connected to the bit line (B) and the dummy bit line (DB) via inverters (18) and (19). That is, in one PMOS (16), the drain is connected to the source of one set of PMOS (11), the gate is connected to the dummy bit line (DB) via the inverter (19), and the other is connected. PMO
The drain of S (17) is connected to the source of the other set of PMOS (12), and the gate is connected to the bit line (B) via the inverter (18).
次に、第２図（ａ），（ｂ）を参照し、この差動増幅器
の動作をビット線に接続された記憶セルに論理“0"が記
憶されている場合について説明する。Next, with reference to FIGS. 2A and 2B, the operation of the differential amplifier will be described in the case where the logic "0" is stored in the storage cell connected to the bit line.
まず、ビット線（Ｂ）とダミービット線（D.B）とがプ
リチャージ後にそれぞれ記憶セルに接続されると（時刻
（t0））、ビット線（Ｂ）の電位が徐々に低下してビッ
ト線（Ｂ）とダミービット線（D.B）との間に電位差が
生じる。なお、この時（t0）においては、ビット線
（Ｂ）とダミービット線（D.B）の電位が電源電圧
（VCC）に等しいため、各PMOS（11），（12）はベース
に接地電位が印加されてオン状態にある。そして、この
ビット線（Ｂ）およびダミービット線（D.B）の電源電
圧（VCC）がNMOS（13），（14）のベースに印加されて
いるため、活性化信号（SE）がNMOS（15）に印加される
と各NMOS（13），（14）はオン状態に移行する。したが
って、出力ノード（Ｎ）の電圧は低下してPMOS（12），
（17）およびNMOS（14），（15）のオン抵抗比で決定さ
れる値に安定し、また、NMOS（13）はビット線（Ｂ）の
電圧降下にともない徐々にオフ状態に移行して各PMOS
（11），（12）のゲートに印加される電圧も電源電圧
（VCC）に向かって上昇する。この結果、出力回路は、
記憶セルに記憶されていた論理“0"を表示する信号を出
力する。First, when the bit line (B) and the dummy bit line (DB) are connected to the memory cells after precharge (time (t 0 )), the potential of the bit line (B) gradually decreases and the bit line (B) gradually decreases. A potential difference occurs between (B) and the dummy bit line (DB). At this time (t 0 ), since the potentials of the bit line (B) and the dummy bit line (DB) are equal to the power supply voltage (V CC ), each PMOS (11), (12) has its base at the ground potential. Is applied and is in the ON state. Since the power supply voltage (V CC ) of the bit line (B) and the dummy bit line (DB) is applied to the bases of the NMOSs (13) and (14), the activation signal (SE) changes to the NMOS (15). ), The NMOSs (13) and (14) are turned on. Therefore, the voltage of the output node (N) drops and the PMOS (12),
It stabilizes at a value determined by the on-resistance ratio of (17) and NMOS (14), (15), and NMOS (13) gradually shifts to the off state with the voltage drop of the bit line (B). Each PMOS
The voltage applied to the gates of (11) and (12) also rises toward the power supply voltage (V CC ). As a result, the output circuit
A signal indicating the logic "0" stored in the memory cell is output.
ここで、ダミービット線（D.B）は略電源電圧（VCC）を
維持しているため、PMOS（16）はゲートの電位が略接地
電位に等しくオン状態を維持する。一方、PMOS（17）は
ゲートがインバータ（18）を介してビット線（Ｂ）に接
続されているため、上述したようにビット線（Ｂ）の電
圧が降下すると、PMOS（17）のゲートに印加される電圧
（）を上昇してPMOS（17）はオン状態へ移行する。そ
して、このPMOS（17）のゲートの電圧（）と電源電圧
（VCC）との差圧が閾値（VTP）よりも小さくなると、PM
OS（17）はオフ状態となる（時刻（t2））。この結果、
第２図（ｂ）に示すように、差動増幅器の消費電流すな
わちNMOS（15）を流れる電流は、時刻（t2）において激
減し、NMOS（13）のオフ状態への移行時（t3）すなわち
NMOS（13）のゲートの電圧（Ｂ）が閾値（VTN）よりも
小さくなった時（t3）に零となる。Here, since the dummy bit line (DB) maintains substantially the power supply voltage (V CC ), the PMOS (16) maintains the ON state in which the gate potential is substantially equal to the ground potential. On the other hand, since the gate of the PMOS (17) is connected to the bit line (B) via the inverter (18), when the voltage of the bit line (B) drops as described above, the gate of the PMOS (17) The applied voltage () rises and the PMOS (17) shifts to the ON state. Then, when the differential voltage between the gate voltage () of the PMOS (17) and the power supply voltage (V CC ) becomes smaller than the threshold value (V TP ), PM
The OS (17) is turned off (time (t 2 )). As a result,
As shown in FIG. 2 (b), the consumption current of the differential amplifier, that is, the current flowing through the NMOS (15) is drastically reduced at time (t 2 ) and when the NMOS (13) is turned off (t 3). ) Ie
It becomes zero when the voltage (B) at the gate of the NMOS (13) becomes smaller than the threshold value (V TN ) (t 3 ).
第３図には、本発明にかかる差動増幅器の第２実施例を
示す。なお、第１実施例と同一部分の説明は省略する。FIG. 3 shows a second embodiment of the differential amplifier according to the present invention. The description of the same parts as those in the first embodiment will be omitted.
この第２実施例は、各NMOS（13），（14）について、そ
れぞれ、そのソースを直列接続されたNMOS（20），（2
1）によって独立に接地し、これらのNMOS（20），（2
1）のゲートを制御回路に結線したものである。In the second embodiment, the sources of the NMOSs (13) and (14) are connected in series, and the NMOSs (20) and (2) are connected.
Grounded independently by 1) and these NMOS (20), (2
The gate of 1) is connected to the control circuit.
この第２実施例によっても、記憶セルに論理“0"が記憶
されている場合、前述した第１実施例と同様に、PMOS
（17）のゲートの電圧（）と電源電圧（VCC）との差
圧が閾値（VTP）よりも小さくなると、電流が遮断さ
れ、その消費電力が低減される。Also in the second embodiment, when the logic "0" is stored in the memory cell, the PMOS is similar to the first embodiment described above.
When the differential pressure between the gate voltage () of (17) and the power supply voltage (V CC ) becomes smaller than the threshold value (V TP ), the current is cut off and the power consumption is reduced.
なお、上述した実施例でも述べたように本発明は半導体
記憶装置特にCMOSスタティクラムに有効であるが、その
他、半導体集積回路あるいは各種電子機器にも応用でき
ることは言うまでも無い。As described in the above embodiments, the present invention is effective for a semiconductor memory device, particularly a CMOS static memory, but needless to say, it can be applied to a semiconductor integrated circuit or various electronic devices.
＜発明の効果＞ 以上説明してきたように、この発明によれば、オン状態
を維持する増幅用トランジスタへ流れる電流を、微少電
圧差に基づいて所定時間経過後に電流遮断用トランジス
タで遮断するように構成したため、差動増幅完了後に電
流が流れ続けることを阻止して消費電力を低減させるこ
とができるという効果が得られる。<Effects of the Invention> As described above, according to the present invention, the current flowing to the amplification transistor that maintains the ON state is cut off by the current cutoff transistor after a predetermined time elapses based on the minute voltage difference. Since it is configured, it is possible to obtain an effect that it is possible to prevent the current from continuing to flow after the completion of the differential amplification and reduce the power consumption.
第１図から第２図は本発明にかかる差動増幅器の第１実
施例を示し、第１図は電気回路図、第２図（ａ）はタイ
ミングチャート、第２図（ｂ）は電流変化を表すグラフ
である。第３図は本発明にかかる差動増幅器の第２実施
例を示す電気回路図である。第４図および第５図は従来
の差動増幅器を示す図であり、第４図は電気回路図、第
５図（ａ）はタイミングチャート、第５図（ｂ）が電流
変化を表すグラフである。 11,12……PMOS（負荷トランジスタ）、13,14……NMOS
（増幅用トランジスタ）、15,20,21……NMOS（活性化ト
ランジスタ）、16,17……PMOS（電流遮断用トランジス
タ）、18,19……インバータ。1 to 2 show a first embodiment of a differential amplifier according to the present invention, FIG. 1 is an electric circuit diagram, FIG. 2 (a) is a timing chart, and FIG. 2 (b) is a current change. It is a graph showing. FIG. 3 is an electric circuit diagram showing a second embodiment of the differential amplifier according to the present invention. 4 and 5 are diagrams showing a conventional differential amplifier, FIG. 4 is an electric circuit diagram, FIG. 5 (a) is a timing chart, and FIG. 5 (b) is a graph showing current change. is there. 11,12 …… PMOS (load transistor), 13,14 …… NMOS
(Amplifying transistor), 15,20,21 …… NMOS (Activating transistor), 16,17 …… PMOS (Current cutoff transistor), 18,19 …… Inverter.
Claims (1)
１の電源ラインと共通節点との間に接続された一導電型
の第１のトランジスタと、第１の節点と前記共通節点と
の間に接続されゲートが前記第１のビット線に接続され
た前記一導電型の第２のトランジスタと、第２の節点と
前記共通節点との間に接続されゲートが前記第２のビッ
ト線に接続された前記一導電型の第３のトランジスタ
と、前記第１の節点と第３の節点との間に接続されゲー
トが前記第１の節点に接続された第二導電型の第４のト
ランジスタと、前記第２の節点と第４の節点との間に接
続されゲートが前記第１の節点に接続された前記第二導
電型の第５のトランジスタと、第２の電源ラインと前記
第３の節点との間に接続された前記第二導電型の第６の
トランジスタと、前記第２の電源ラインと前記第４の節
点との間に接続された前記第二導電型の第７のトランジ
スタと、入力が前記第１のビット線に出力が前記第７の
トランジスタのゲートに各々接続された第１のインバー
タと、入力が前記第２のビット線に出力が前記第６のト
ランジスタのゲートに各々接続された第２のインバータ
とを備えることを特徴とする差動増幅器。1. A first conductivity type first transistor connected between a first bit line, a second bit line, a first power supply line and a common node, a first node and the first node. A second transistor of one conductivity type connected to a common node and having a gate connected to the first bit line; and a gate connected to between the second node and the common node and the second node. A third transistor of one conductivity type connected to the bit line and a second conductivity type transistor having a gate connected to the first node and connected between the first node and the third node. A fourth transistor, a fifth transistor of the second conductivity type connected between the second node and the fourth node and having a gate connected to the first node, and a second power supply line A sixth transistor of the second conductivity type connected between the second transistor and the third node; A second transistor of the second conductivity type connected between a second power supply line and the fourth node; an input to the first bit line and an output to the gate of the seventh transistor, respectively. A differential amplifier comprising: a first inverter connected to the second inverter; and a second inverter having an input connected to the second bit line and an output connected to the gate of the sixth transistor.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226121A JPH0743938B2 (en) | 1985-10-09 | 1985-10-09 | Differential amplifier |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP60226121A JPH0743938B2 (en) | 1985-10-09 | 1985-10-09 | Differential amplifier |
Publications (2)
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| JPS6284487A JPS6284487A (en) | 1987-04-17 |
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Family Cites Families (2)
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| JPS6025096A (en) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | Sense circuit |
-
1985
- 1985-10-09 JP JP60226121A patent/JPH0743938B2/en not_active Expired - Lifetime
Also Published As
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| JPS6284487A (en) | 1987-04-17 |
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