JPH0741256Y2 - 水平シェーデイング補正回路 - Google Patents
水平シェーデイング補正回路Info
- Publication number
- JPH0741256Y2 JPH0741256Y2 JP12104589U JP12104589U JPH0741256Y2 JP H0741256 Y2 JPH0741256 Y2 JP H0741256Y2 JP 12104589 U JP12104589 U JP 12104589U JP 12104589 U JP12104589 U JP 12104589U JP H0741256 Y2 JPH0741256 Y2 JP H0741256Y2
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- JP
- Japan
- Prior art keywords
- diode
- transistor
- base
- horizontal
- cathode
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- Television Receiver Circuits (AREA)
- Picture Signal Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、受像機の映像信号に水平パルスを水平ブラン
キング信号として重畳するブランキング回路に関する。
キング信号として重畳するブランキング回路に関する。
従来は第２図に示すようなブランキング回路が使用さ
れ、第３図（Ａ）に示す映像信号に垂直ブランキングパ
ルスが重畳された信号がビデオクロマICで作られて、入
力端子１に加えられ、さらに入力端子11にはフライバッ
クトランスで検出された帰線期間に生じる第３図（Ｂ）
に示す水平パルスが加えられ、コレクタ接地型増幅器の
トランジスタのエミッタの出力端子６より第３図（Ｃ）
に示すような、映像信号に垂直及び水平ブランキングパ
ルスとが重畳された出力信号を得、さらに、前記出力信
号を自動白バランス調整用ICを介して映像出力回路に加
えて、同映像出力回路からの出力信号を受像管に加えて
画像表示をしていた。
れ、第３図（Ａ）に示す映像信号に垂直ブランキングパ
ルスが重畳された信号がビデオクロマICで作られて、入
力端子１に加えられ、さらに入力端子11にはフライバッ
クトランスで検出された帰線期間に生じる第３図（Ｂ）
に示す水平パルスが加えられ、コレクタ接地型増幅器の
トランジスタのエミッタの出力端子６より第３図（Ｃ）
に示すような、映像信号に垂直及び水平ブランキングパ
ルスとが重畳された出力信号を得、さらに、前記出力信
号を自動白バランス調整用ICを介して映像出力回路に加
えて、同映像出力回路からの出力信号を受像管に加えて
画像表示をしていた。
第２図に示す従来例のブランキング回路図で得られる出
力信号波形は、第３図（Ｃ）に示す通りであり、水平の
ブランキングパルスが重畳された直後に水平シェーデイ
ングと呼ばれる波形の深い立ち下がり部分が発生する。
この水平シェーデイングが発生すると、受像画面の左側
に縦縞が発生し画面が見にくくなるといった問題点があ
った。
力信号波形は、第３図（Ｃ）に示す通りであり、水平の
ブランキングパルスが重畳された直後に水平シェーデイ
ングと呼ばれる波形の深い立ち下がり部分が発生する。
この水平シェーデイングが発生すると、受像画面の左側
に縦縞が発生し画面が見にくくなるといった問題点があ
った。
本考案は、第２図に示す従来例のブランキング回路にダ
イオードを追加することにより水平シェーデイングの発
生を軽減することにより問題点を解決することを目的と
する。
イオードを追加することにより水平シェーデイングの発
生を軽減することにより問題点を解決することを目的と
する。
垂直ブランキング信号が重畳された映像入力信号が入力
抵抗器を介してベースに供給されているコレクタ接地型
増幅器のトランジスタのコレクタに第１ダイオードのカ
ソードを接続し、前記第１ダイオードのアノードを前記
トランジスタのベースに接続し、さらに第２ツェナーダ
イオードのカソードを前記トランジスタのベースに接続
し、前記第２ツェナーダイオードのアノード回路を分岐
させて、前記分岐させた一方に入力抵抗を介して水平パ
ルス信号を入力し、前記分岐させた他方を第３ダイオー
ドのカソードに接続し、同第３ダイオードのアノードを
アースに接続し、第１ダイオードと第２ツェナーダイオ
ードで前記ベースバイアス電圧を一定にし、第３ダイオ
ードで入力される水平パルス信号の波形を整形している
水平ブランキング回路において、さらに、第４のダイオ
ードと第５のダイオードを映像信号に重畳される水平ブ
ランキング信号の波形の整形手段として以下のように追
加したものである。
抵抗器を介してベースに供給されているコレクタ接地型
増幅器のトランジスタのコレクタに第１ダイオードのカ
ソードを接続し、前記第１ダイオードのアノードを前記
トランジスタのベースに接続し、さらに第２ツェナーダ
イオードのカソードを前記トランジスタのベースに接続
し、前記第２ツェナーダイオードのアノード回路を分岐
させて、前記分岐させた一方に入力抵抗を介して水平パ
ルス信号を入力し、前記分岐させた他方を第３ダイオー
ドのカソードに接続し、同第３ダイオードのアノードを
アースに接続し、第１ダイオードと第２ツェナーダイオ
ードで前記ベースバイアス電圧を一定にし、第３ダイオ
ードで入力される水平パルス信号の波形を整形している
水平ブランキング回路において、さらに、第４のダイオ
ードと第５のダイオードを映像信号に重畳される水平ブ
ランキング信号の波形の整形手段として以下のように追
加したものである。
前記第２ツェナーダイオードのアノードと前記トランジ
スタのベース間に、第４のダイオードとトランジスタの
ベース側がカソード側になるように挿入し、さらに前記
第２ツェナーダイオードのカソードと前記トランジスタ
のベース間に、第５のダイオードをトランジスタのベー
ス側がアノード側になるように挿入する。
スタのベース間に、第４のダイオードとトランジスタの
ベース側がカソード側になるように挿入し、さらに前記
第２ツェナーダイオードのカソードと前記トランジスタ
のベース間に、第５のダイオードをトランジスタのベー
ス側がアノード側になるように挿入する。
本考案では、第１図の如く、第２図に示す従来から使用
されてきたブランキング回路に映像信号に重畳される水
平ブランキング信号の波形の整形手段として、ダイオー
ド22をトランジスタ４のベースとツェナダイオード８の
アノード間に挿入し、さらにダイオード21をツェナダイ
オード８のカソードとトランジスタ４のベース間に挿入
したものである。
されてきたブランキング回路に映像信号に重畳される水
平ブランキング信号の波形の整形手段として、ダイオー
ド22をトランジスタ４のベースとツェナダイオード８の
アノード間に挿入し、さらにダイオード21をツェナダイ
オード８のカソードとトランジスタ４のベース間に挿入
したものである。
このため、入力端子11に入力された第３図（Ｂ）に示す
水平パルスはダイオード22を通ってトランジスタ４のベ
ースに加えられるようになる。第３図（Ｃ）に示す波形
の水平のブランキングパルスが重畳された直後に発生す
る波形の深い立ち下がり部分は、前記水平パルスにより
ツェナダイオード８を通して電流が流れる結果、ツェナ
ダイオード８の接合容量をツェナダイオード８のカソー
ド側を−に、アノード側を＋にして充電し、水平ブラン
キングパルスの立ち下がり部分で前記接合容量がトラン
ジスタ４のベースを−にバイアスし、ツェナダイオード
８の接合容量が大きいため、接合容量の放電時定数が長
くなる結果生ずるものであり、ダイオード22を通ってト
ランジスタ４のベースに水平パルスが加えられるように
し、ダイオード22に接合容量が小さいものを選択すれ
ば、水平のブランキングパルスが重畳された直後に発生
する波形の深い立ち下がり部分の発生を軽減することが
できる。
水平パルスはダイオード22を通ってトランジスタ４のベ
ースに加えられるようになる。第３図（Ｃ）に示す波形
の水平のブランキングパルスが重畳された直後に発生す
る波形の深い立ち下がり部分は、前記水平パルスにより
ツェナダイオード８を通して電流が流れる結果、ツェナ
ダイオード８の接合容量をツェナダイオード８のカソー
ド側を−に、アノード側を＋にして充電し、水平ブラン
キングパルスの立ち下がり部分で前記接合容量がトラン
ジスタ４のベースを−にバイアスし、ツェナダイオード
８の接合容量が大きいため、接合容量の放電時定数が長
くなる結果生ずるものであり、ダイオード22を通ってト
ランジスタ４のベースに水平パルスが加えられるように
し、ダイオード22に接合容量が小さいものを選択すれ
ば、水平のブランキングパルスが重畳された直後に発生
する波形の深い立ち下がり部分の発生を軽減することが
できる。
第１図は本考案の一実施例を示す水平シェーデイング補
正回路である。図中、第２図で示した従来例と同一のも
のは同一の記号で示してある。
正回路である。図中、第２図で示した従来例と同一のも
のは同一の記号で示してある。
１は入力端子であり、第３図（Ａ）に示す映像信号に垂
直ブランキングパルスが重畳された信号がビデオクロマ
ICで作られて、入力端子１に加えられている。入力端子
１は入力抵抗器２の一端に接続されており、入力抵抗器
２の他端は分岐させてあり、前記分岐させた一端はトラ
ンジスタ４のベースに接続されており、第３図（Ａ）に
示す信号がトランジスタ４のベースに入力されている。
直ブランキングパルスが重畳された信号がビデオクロマ
ICで作られて、入力端子１に加えられている。入力端子
１は入力抵抗器２の一端に接続されており、入力抵抗器
２の他端は分岐させてあり、前記分岐させた一端はトラ
ンジスタ４のベースに接続されており、第３図（Ａ）に
示す信号がトランジスタ４のベースに入力されている。
一方、５は電源の入力端子でＢ電圧が加えられており、
Ｂ電圧の供給回路は分岐させてあり、一方をトランジス
タ４のコレクタに、他方をダイオード３のカソードに接
続している。前記ダイオード３のアノード側は前記入力
抵抗器２の分岐させた部分に接続してあり、さらに前記
入力抵抗器２の分岐点とダイオード21のアノードとを接
続し、ダイオード21のカソードはツェナーダイオード８
のカソードと接続している。ダイオード３とツェナーダ
イオード８は、トランジスタ４のベースバイアス電圧を
ツェナーダイオード８にツェナー電流を流すことにより
一定にしている。
Ｂ電圧の供給回路は分岐させてあり、一方をトランジス
タ４のコレクタに、他方をダイオード３のカソードに接
続している。前記ダイオード３のアノード側は前記入力
抵抗器２の分岐させた部分に接続してあり、さらに前記
入力抵抗器２の分岐点とダイオード21のアノードとを接
続し、ダイオード21のカソードはツェナーダイオード８
のカソードと接続している。ダイオード３とツェナーダ
イオード８は、トランジスタ４のベースバイアス電圧を
ツェナーダイオード８にツェナー電流を流すことにより
一定にしている。
入力端子11には第３図（Ｂ）に示す水平パルスが加えら
れており、さらに、入力端子11は入力抵抗器10の一端に
接続されており、入力抵抗器10の他端は分岐させてあ
り、前記分岐させた一端はダイオード９のカソードと接
続してあり、前記ダイオード９のアノードはアースと接
続している。ダイオード９はカソードが−になるとダイ
オード電流がアノードからカソード流れる結果、入力抵
抗器10とダイオード９の接続点に発生する入力端子11に
加えられた第３図（Ｂ）に示す水平パルスの負極性部分
のカットする働きをしている。
れており、さらに、入力端子11は入力抵抗器10の一端に
接続されており、入力抵抗器10の他端は分岐させてあ
り、前記分岐させた一端はダイオード９のカソードと接
続してあり、前記ダイオード９のアノードはアースと接
続している。ダイオード９はカソードが−になるとダイ
オード電流がアノードからカソード流れる結果、入力抵
抗器10とダイオード９の接続点に発生する入力端子11に
加えられた第３図（Ｂ）に示す水平パルスの負極性部分
のカットする働きをしている。
前記入力抵抗器10の分岐させた他の一端は前記ツェナー
ダイオード８のアノードに接続してあり、その他の一端
はダイオード22のアノードに接続してあり、ダイオード
22のカソードはトランジスタ４のベースに接続されてお
り、前記水平パルスの負極性部分がカットされた信号は
ダイオード21が逆方向に挿入されているため、ダイオー
ド22を通ってトランジスタ４のベースに加えられる。
ダイオード８のアノードに接続してあり、その他の一端
はダイオード22のアノードに接続してあり、ダイオード
22のカソードはトランジスタ４のベースに接続されてお
り、前記水平パルスの負極性部分がカットされた信号は
ダイオード21が逆方向に挿入されているため、ダイオー
ド22を通ってトランジスタ４のベースに加えられる。
トランジスタ４はコレクタ接地型増幅器を形成してお
り、同トランジスタ４のベースにはダイオード22を通っ
て加えられる水平パルスの負極性部分がカットされた信
号と、入力端子１に加えられた映像信号に垂直ブランキ
ングパルスが重畳された信号による電流を、抵抗器２、
ダイオード21、ツェナーダイオード８、抵抗器10の回路
に流すことによって抵抗器２とダイオード21の接続点に
得られる信号とが入力されており、トランジスタ４のエ
ミッタに接続されている負荷抵抗器７の出力端子６より
第３図（Ｄ）に示す水平のブランキングパルスが重畳さ
れた直後に発生する水平シェーデイング部分を軽減した
出力波形を得ることができる。
り、同トランジスタ４のベースにはダイオード22を通っ
て加えられる水平パルスの負極性部分がカットされた信
号と、入力端子１に加えられた映像信号に垂直ブランキ
ングパルスが重畳された信号による電流を、抵抗器２、
ダイオード21、ツェナーダイオード８、抵抗器10の回路
に流すことによって抵抗器２とダイオード21の接続点に
得られる信号とが入力されており、トランジスタ４のエ
ミッタに接続されている負荷抵抗器７の出力端子６より
第３図（Ｄ）に示す水平のブランキングパルスが重畳さ
れた直後に発生する水平シェーデイング部分を軽減した
出力波形を得ることができる。
第３図（Ｄ）に示すように水平シェーデイング部分を軽
減することができれば、通常画面を受像管に表示する
際、水平サイズを受像管の画面表示の大きさより大きく
なるようにオーバースキャニングさせており、水平シェ
ーデイング部分がオーバースキャニングの部分に入るよ
うにすることにより、受像画面に現れないようにするこ
とができる。
減することができれば、通常画面を受像管に表示する
際、水平サイズを受像管の画面表示の大きさより大きく
なるようにオーバースキャニングさせており、水平シェ
ーデイング部分がオーバースキャニングの部分に入るよ
うにすることにより、受像画面に現れないようにするこ
とができる。
また、入力端子11より入力される水平パルスによる電流
をダイオード22に流すことができる程度迄、ダイオード
22の接合容量を、ツェナーダイオード８より小さいもの
を使用すれば、ダイオード21を削除して、直接ツェナー
ダイオード８のカソードと入力抵抗器２の分岐点とを接
続することができる。
をダイオード22に流すことができる程度迄、ダイオード
22の接合容量を、ツェナーダイオード８より小さいもの
を使用すれば、ダイオード21を削除して、直接ツェナー
ダイオード８のカソードと入力抵抗器２の分岐点とを接
続することができる。
以上説明したように、本考案によれば受像機の映像信号
回路に使用されているブランキング回路で発生する水平
シェーデイングを軽減することができ、さらに軽減させ
た水平シェーデイング部分を受像画面のオーバースキャ
ニング部分に入るようにすることにより、受像画面に現
れないようにすることができ、良好な受像画面を提供す
ることができる。
回路に使用されているブランキング回路で発生する水平
シェーデイングを軽減することができ、さらに軽減させ
た水平シェーデイング部分を受像画面のオーバースキャ
ニング部分に入るようにすることにより、受像画面に現
れないようにすることができ、良好な受像画面を提供す
ることができる。
第１図は本考案の一実施例を示す水平シェーデイング補
正回路図、第２図は従来例のブランキング回路図、第３
図は回路動作説明用の波形図である。 1,11……入力端子、2,7,10……抵抗器、3,21,22……ダ
イオード、４……トランジスタ、５……電源端子、６…
…出力端子、８……ツェナーダイオード。
正回路図、第２図は従来例のブランキング回路図、第３
図は回路動作説明用の波形図である。 1,11……入力端子、2,7,10……抵抗器、3,21,22……ダ
イオード、４……トランジスタ、５……電源端子、６…
…出力端子、８……ツェナーダイオード。
Claims (1)
- 【請求項１】垂直ブランキング信号が重畳された映像入
力信号が入力抵抗器を介してベースに供給されているコ
レクタ接地型増幅器のトランジスタのコレクタに第１ダ
イオードのカソードを接続し、前記第１ダイオードのア
ノードを前記トランジスタのベースに接続し、さらに第
２ツェナーダイオードのカソードを前記トランジスタの
ベースに接続し、前記第２ツェナーダイオードのアノー
ド回路を分岐させて、前記分岐させた一方に入力抵抗を
介して水平パルス信号を入力し、前記分岐させた他方を
第３ダイオードのカソードに接続し、同第３ダイオード
のアノードをアースに接続し、第１ダイオードと第２ツ
ェナーダイオードで前記ベースバイアス電圧を一定に
し、第３ダイオードで入力される水平パルス信号の波形
を整形している水平ブランキング回路において、前記第
２ツェナーダイオードのアノードと前記トランジスタの
ベース間に、第４のダイオードをトランジスタのベース
側がカソード側になるように挿入し、さらに前記第２ツ
ェナーダイオードのカソードと前記トランジスタのベー
ス間に、第５のダイオードをトランジスタのベース側が
アノード側になるように挿入して、水平シェーデイング
歪みを補正して前記増幅器より映像信号に垂直及び水平
ブランキング信号が重畳された信号を出力せしめること
を特徴とする水平シェーデイング補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12104589U JPH0741256Y2 (ja) | 1989-10-17 | 1989-10-17 | 水平シェーデイング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12104589U JPH0741256Y2 (ja) | 1989-10-17 | 1989-10-17 | 水平シェーデイング補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359772U JPH0359772U (ja) | 1991-06-12 |
| JPH0741256Y2 true JPH0741256Y2 (ja) | 1995-09-20 |
Family
ID=31669088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12104589U Expired - Fee Related JPH0741256Y2 (ja) | 1989-10-17 | 1989-10-17 | 水平シェーデイング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741256Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101463166B1 (ko) * | 2013-08-07 | 2014-11-18 | 주식회사 경신 | 와이어하네스 설치용 압착지그 |
-
1989
- 1989-10-17 JP JP12104589U patent/JPH0741256Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359772U (ja) | 1991-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |