JPH0741176Y2 - プリント配線基板 - Google Patents
プリント配線基板Info
- Publication number
- JPH0741176Y2 JPH0741176Y2 JP1989035406U JP3540689U JPH0741176Y2 JP H0741176 Y2 JPH0741176 Y2 JP H0741176Y2 JP 1989035406 U JP1989035406 U JP 1989035406U JP 3540689 U JP3540689 U JP 3540689U JP H0741176 Y2 JPH0741176 Y2 JP H0741176Y2
- Authority
- JP
- Japan
- Prior art keywords
- ground pattern
- electronic components
- wiring board
- printed wiring
- substrate body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、複数のノイズ除去用電子部品が互いに離間し
て並列実装されるプリント配線基板に係り、特に、その
アースパターンの構成に関する。
て並列実装されるプリント配線基板に係り、特に、その
アースパターンの構成に関する。
〈従来の技術〉 従来から、高周波機器などにおいて使用されるプリント
配線基板としては、第５図の要部平面図で示すように、
その基板本体10上に複数のノイズ除去用電子部品、例え
ば、３端子型チップコンデンサ11が互いに離間して並列
実装されるように構成されるものが一般的に用いられて
いる。
配線基板としては、第５図の要部平面図で示すように、
その基板本体10上に複数のノイズ除去用電子部品、例え
ば、３端子型チップコンデンサ11が互いに離間して並列
実装されるように構成されるものが一般的に用いられて
いる。
すなわち、この基板本体10の表面側両端（図では、左
右）には外部に取り出されるアースパターン12,12がそ
れぞれ形成される一方、これらのアースパターン12,12
間には各チップコンデンサ11のアース電極（図示してい
ない）がそれぞれ接続される所定幅で一直線状とされた
中間アースパターン13が形成されている。また、この基
板本体10表面の中間アースパターン13と直交する方向
（図では、上下方向）には、各チップコンデンサ11の入
出力電極（図示していない）がそれぞれ接続される複数
の信号パターン14が互いに離間した並列状態で形成され
ている。
右）には外部に取り出されるアースパターン12,12がそ
れぞれ形成される一方、これらのアースパターン12,12
間には各チップコンデンサ11のアース電極（図示してい
ない）がそれぞれ接続される所定幅で一直線状とされた
中間アースパターン13が形成されている。また、この基
板本体10表面の中間アースパターン13と直交する方向
（図では、上下方向）には、各チップコンデンサ11の入
出力電極（図示していない）がそれぞれ接続される複数
の信号パターン14が互いに離間した並列状態で形成され
ている。
したがって、このプリント配線基板においては、その基
板本体10の表面側に形成された中間アースパターン13と
信号パターン14それぞれとの交差位置ごとに、ノイズ除
去用電子部品としてのチップコンデンサ11が半田付けに
よって実装されるようになっている。
板本体10の表面側に形成された中間アースパターン13と
信号パターン14それぞれとの交差位置ごとに、ノイズ除
去用電子部品としてのチップコンデンサ11が半田付けに
よって実装されるようになっている。
〈考案が解決しようとする課題〉 ところで、このプリント配線基板の基板本体10上に実装
された各チップコンデンサ11に対しては、第６図のチッ
プコンデンサ11単体の模式的な説明図で示すような中間
アースパターン13によるインダクタ（Ｌ）成分Ａが表れ
てしまい、その挿入損失の高周波特性が劣化してしまう
ことになる。
された各チップコンデンサ11に対しては、第６図のチッ
プコンデンサ11単体の模式的な説明図で示すような中間
アースパターン13によるインダクタ（Ｌ）成分Ａが表れ
てしまい、その挿入損失の高周波特性が劣化してしまう
ことになる。
なお、この第４図における符号Ｂはチップコンデンサ11
における入力電極、Ｃは出力電極、Ｄは内部電極によっ
て構成されるコンデンサであり、Ｅはアース電極を示し
ている。
における入力電極、Ｃは出力電極、Ｄは内部電極によっ
て構成されるコンデンサであり、Ｅはアース電極を示し
ている。
そして、特に、前記従来構成のプリント配線基板のよう
に、複数のチップコンデンサ11が互いに離間して並列実
装されている場合には、チップコンデンサ11それぞれの
アースパターン12,12に対する離間距離が互いに異なる
ことになり、個々のチップコンデンサ11の実装個所がア
ースパターン12,12から遠ざかれば遠ざかるほど、すな
わち、並列された中央位置に寄るほど、中間アースパタ
ーン13によるインダクタ（Ｌ）成分Ａが大きく表れるこ
とになってしまい、その特性が大きく劣化してしまうこ
とになる。その結果、このプリント配線基板において
は、チップコンデンサ11それぞれの実装個所ごとに対応
してその特性の劣化度合いが互いに相違することになる
ばかりか、チップコンデンサ11群全体における特性が本
来的に得られるべき特性に比べて大きく劣化してしまう
という不都合があった。
に、複数のチップコンデンサ11が互いに離間して並列実
装されている場合には、チップコンデンサ11それぞれの
アースパターン12,12に対する離間距離が互いに異なる
ことになり、個々のチップコンデンサ11の実装個所がア
ースパターン12,12から遠ざかれば遠ざかるほど、すな
わち、並列された中央位置に寄るほど、中間アースパタ
ーン13によるインダクタ（Ｌ）成分Ａが大きく表れるこ
とになってしまい、その特性が大きく劣化してしまうこ
とになる。その結果、このプリント配線基板において
は、チップコンデンサ11それぞれの実装個所ごとに対応
してその特性の劣化度合いが互いに相違することになる
ばかりか、チップコンデンサ11群全体における特性が本
来的に得られるべき特性に比べて大きく劣化してしまう
という不都合があった。
本考案はかかる従来の不都合を解消すべく創案されたも
のであって、ノイズ除去用電子部品の特性劣化を有効に
防止することができるプリント配線基板の提供を目的と
している。
のであって、ノイズ除去用電子部品の特性劣化を有効に
防止することができるプリント配線基板の提供を目的と
している。
〈課題を解決するための手段〉 本考案はこのような目的を達成するために、複数のノイ
ズ除去用のチップ型３端子型電子部品が互いに離間して
並列実装されるプリント配線基板において、基板本体の
表面側に前記電子部品それぞれのアース電極が接続され
る中間アースパターンを形成するとともに、その裏面側
に全面アースパターンを形成する一方、前記電子部品に
覆われる位置に、前記基板本体を貫通して前記中間アー
スパターンと全面アースパターンとを互いに接続するス
ルーホールを形成した。
ズ除去用のチップ型３端子型電子部品が互いに離間して
並列実装されるプリント配線基板において、基板本体の
表面側に前記電子部品それぞれのアース電極が接続され
る中間アースパターンを形成するとともに、その裏面側
に全面アースパターンを形成する一方、前記電子部品に
覆われる位置に、前記基板本体を貫通して前記中間アー
スパターンと全面アースパターンとを互いに接続するス
ルーホールを形成した。
また、複数のノイズ除去用のチップ型３端子型電子部品
が互いに離間して並列実装されるプリント配線基板にお
いて、基板本体の表面側に前記電子部品それぞれのアー
ス電極が接続される中間アースパターンを形成するとと
もに、その裏面側に全面アースパターンを形成する一
方、前記電子部品それぞれの間位置に、前記基板本体を
貫通して前記中間アースパターンと全面アースパターン
とを互いに接続するスルーホールを形成した。
が互いに離間して並列実装されるプリント配線基板にお
いて、基板本体の表面側に前記電子部品それぞれのアー
ス電極が接続される中間アースパターンを形成するとと
もに、その裏面側に全面アースパターンを形成する一
方、前記電子部品それぞれの間位置に、前記基板本体を
貫通して前記中間アースパターンと全面アースパターン
とを互いに接続するスルーホールを形成した。
〈作用〉 上記それぞれの構成によれば、中間アースパターンに接
続されたノイズ除去用のチップ型３端子型電子部品それ
ぞれのアース電極は、スルーホールを介して基板本体の
裏面側に形成された全面アースパターンと最小距離で接
続されることになり、かつ、この全面アースパターンに
対する個々の電子部品の離間距離はその実装個所にかか
わりなく互いにほぼ同一となる。
続されたノイズ除去用のチップ型３端子型電子部品それ
ぞれのアース電極は、スルーホールを介して基板本体の
裏面側に形成された全面アースパターンと最小距離で接
続されることになり、かつ、この全面アースパターンに
対する個々の電子部品の離間距離はその実装個所にかか
わりなく互いにほぼ同一となる。
とくに、スルーホールを電子部品に覆われる位置とすれ
ば、リフロー半田を行う場合にスルーホール内に引き込
まれることが防止される。
ば、リフロー半田を行う場合にスルーホール内に引き込
まれることが防止される。
また、とくに、スルーホールを電子部品それぞれの間位
置とすれば、フロー半田を行う場合にスルーホールをフ
ラックス溶剤のガス抜き穴として利用でき、半田付不良
の発生を防ぐことができる。
置とすれば、フロー半田を行う場合にスルーホールをフ
ラックス溶剤のガス抜き穴として利用でき、半田付不良
の発生を防ぐことができる。
〈実施例〉 以下、本考案の実施例を図面に基づいて説明する。
第１図は本考案に係るプリント配線基板の要部構成を示
す要部平面図であり、第２図はその縦断側面図である。
これらの図における符号１はガラスエポキシからなる基
板本体であって、この基板本体１の表面上にはノイズ除
去用電子部品となる複数の３端子型チップコンデンサ２
が互いに離間して並列実装されるようになっている。そ
して、この基板本体１の表面側にはチップコンデンサ２
のアース電極（図示していない）が接続される独立した
短冊形状の中間アースパターン３が形成される一方、そ
の裏面側には全面アースパターン４が形成されている。
す要部平面図であり、第２図はその縦断側面図である。
これらの図における符号１はガラスエポキシからなる基
板本体であって、この基板本体１の表面上にはノイズ除
去用電子部品となる複数の３端子型チップコンデンサ２
が互いに離間して並列実装されるようになっている。そ
して、この基板本体１の表面側にはチップコンデンサ２
のアース電極（図示していない）が接続される独立した
短冊形状の中間アースパターン３が形成される一方、そ
の裏面側には全面アースパターン４が形成されている。
また、この基板本体１表面に形成された中間アースパタ
ーン３における電子部品２それぞれの電子部品２の裏面
側中央位置と対応する位置には、基板本体１を貫通して
中間アースパターン３と全面アースパターン４とを互い
に接続するスルーホール５がそれぞれ形成されている。
そして、この実施例で示すような位置にスルーホール５
が形成されていれば、スルーホール５が電子部品２で覆
われることで、リフロー半田付け時にスルーホール５内
に半田が引き込まれることが防止される。
ーン３における電子部品２それぞれの電子部品２の裏面
側中央位置と対応する位置には、基板本体１を貫通して
中間アースパターン３と全面アースパターン４とを互い
に接続するスルーホール５がそれぞれ形成されている。
そして、この実施例で示すような位置にスルーホール５
が形成されていれば、スルーホール５が電子部品２で覆
われることで、リフロー半田付け時にスルーホール５内
に半田が引き込まれることが防止される。
スルーホール５の形成位置は、第３図および第４図で示
す変形例のように、実装される電子部品２の間位置に形
成されていてもよい。そして、この変形例で示すような
位置にスルーホール５が形成されていれば、これらのス
ルーホール５をフロー半田付け時におけるガス抜き孔と
して利用することができるという利点がある。
す変形例のように、実装される電子部品２の間位置に形
成されていてもよい。そして、この変形例で示すような
位置にスルーホール５が形成されていれば、これらのス
ルーホール５をフロー半田付け時におけるガス抜き孔と
して利用することができるという利点がある。
さらにまた、この基板本体１表面の中間アースパターン
３と直交する方向（図では、上下方向）には、各チップ
コンデンサ２の入出力電極（図示していない）がそれぞ
れ接続される複数の信号パターン６が互いに離間した並
列状態で形成されている。そして、このプリント配線基
板においては、その基板本体１の表面側に形成された中
間アースパターン３と信号パターン６それぞれとの交差
位置ごとに、チップコンデンサ２が半田付けによって実
装されるようになっている。
３と直交する方向（図では、上下方向）には、各チップ
コンデンサ２の入出力電極（図示していない）がそれぞ
れ接続される複数の信号パターン６が互いに離間した並
列状態で形成されている。そして、このプリント配線基
板においては、その基板本体１の表面側に形成された中
間アースパターン３と信号パターン６それぞれとの交差
位置ごとに、チップコンデンサ２が半田付けによって実
装されるようになっている。
したがって、本実施例におけるチップコンデンサ２それ
ぞれのアース電極は、中間アースパターン３上に形成さ
れたスルーホール５を介して基板本体１の裏面側に形成
された全面アースパターン４と最小距離で接続されるこ
とになる。そこで、個々の電子部品２の全面アースパタ
ーン４に対する離間距離はその実装個所にかかわりなく
互いにほぼ同一となる。
ぞれのアース電極は、中間アースパターン３上に形成さ
れたスルーホール５を介して基板本体１の裏面側に形成
された全面アースパターン４と最小距離で接続されるこ
とになる。そこで、個々の電子部品２の全面アースパタ
ーン４に対する離間距離はその実装個所にかかわりなく
互いにほぼ同一となる。
〈考案の効果〉 以上説明したように、本考案に係るプリント配線基板に
よれば、その基板本体の表面側に形成された中間アース
パターンに接続されたノイズ除去用のチップ型３端子型
電子部品それぞれのアース電極が、スルーホールを介し
て基板本体の裏面側に形成された全面アースパターンと
最小距離で接続されることになり、かつ、この全面アー
スパターンに対する個々の電子部品の離間距離はその実
装個所にかかわりなく互いにほぼ同一となる。したがっ
て、アースパターンに対する離間距離が遠ざかるほど大
きくなる電子部品の特性劣化が最小限に抑えられると同
時に、これらの電子部品相互の特性劣化度合もほぼ同一
となる。その結果、互いに離間して並列実装された電子
部品群全体における特性の劣化を有効に防止することが
でき、これらの電子部品の本来的に有する特性を発揮さ
せることができるという効果が得られる。
よれば、その基板本体の表面側に形成された中間アース
パターンに接続されたノイズ除去用のチップ型３端子型
電子部品それぞれのアース電極が、スルーホールを介し
て基板本体の裏面側に形成された全面アースパターンと
最小距離で接続されることになり、かつ、この全面アー
スパターンに対する個々の電子部品の離間距離はその実
装個所にかかわりなく互いにほぼ同一となる。したがっ
て、アースパターンに対する離間距離が遠ざかるほど大
きくなる電子部品の特性劣化が最小限に抑えられると同
時に、これらの電子部品相互の特性劣化度合もほぼ同一
となる。その結果、互いに離間して並列実装された電子
部品群全体における特性の劣化を有効に防止することが
でき、これらの電子部品の本来的に有する特性を発揮さ
せることができるという効果が得られる。
とくに、スルーホールが電子部品に覆われる位置とされ
ることで、リフロー半田を行う場合に半田がスルーホー
ル内に引き込まれることが防止され、これにより、強固
な半田付け構造が得られる。
ることで、リフロー半田を行う場合に半田がスルーホー
ル内に引き込まれることが防止され、これにより、強固
な半田付け構造が得られる。
また、とくに、スルーホールが電子部品それぞれの間位
置とされることで、フロー半田を行う場合にスルーホー
ルをフラックス溶剤のガス抜き穴として利用できて半田
付不良の発生を防ぐことができ、これにより、強固な半
田付け構造が得られる。
置とされることで、フロー半田を行う場合にスルーホー
ルをフラックス溶剤のガス抜き穴として利用できて半田
付不良の発生を防ぐことができ、これにより、強固な半
田付け構造が得られる。
第１図ないし第４図は本考案の実施例に係り、第１図は
本考案の一実施例におけるプリント配線基板の要部構成
を示す要部平面図、第２図はその縦断側面図であり、第
３図および第４図は本考案の変形例をそれぞれ示す要部
平面図および縦断側面図である。また、第５図は従来例
に係るプリント配線基板の要部構成を示す要部平面図で
あり、第６図はチップコンデンサ単体の模式的な説明図
である。 図における符号１は基板本体、２はチップコンデンサ
（ノイズ除去用電子部品）、３は中間アースパターン、
４は全面アースパターン、５はスルーホールである。
本考案の一実施例におけるプリント配線基板の要部構成
を示す要部平面図、第２図はその縦断側面図であり、第
３図および第４図は本考案の変形例をそれぞれ示す要部
平面図および縦断側面図である。また、第５図は従来例
に係るプリント配線基板の要部構成を示す要部平面図で
あり、第６図はチップコンデンサ単体の模式的な説明図
である。 図における符号１は基板本体、２はチップコンデンサ
（ノイズ除去用電子部品）、３は中間アースパターン、
４は全面アースパターン、５はスルーホールである。
Claims (2)
- 【請求項１】複数のノイズ除去用のチップ型３端子型電
子部品が互いに離間して並列実装されるプリント配線基
板において、 基板本体の表面側に前記電子部品それぞれのアース電極
が接続される中間アースパターンを形成するとともに、
その裏面側に全面アースパターンを形成する一方、 前記電子部品に覆われる位置に、前記基板本体を貫通し
て前記中間アースパターンと全面アースパターンとを互
いに接続するスルーホールを形成したことを特徴とする
プリント配線基板。 - 【請求項２】複数のノイズ除去用のチップ型３端子型電
子部品が互いに離間して並列実装されるプリント配線基
板において、 基板本体の表面側に前記電子部品それぞれのアース電極
が接続される中間アースパターンを形成するとともに、
その裏面側に全面アースパターンを形成する一方、前記
電子部品それぞれの間位置に、 前記基板本体を貫通して前記中間アースパターンと全面
アースパターンとを互いに接続するスルーホールを形成
したことを特徴とするプリント配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989035406U JPH0741176Y2 (ja) | 1989-03-27 | 1989-03-27 | プリント配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989035406U JPH0741176Y2 (ja) | 1989-03-27 | 1989-03-27 | プリント配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125364U JPH02125364U (ja) | 1990-10-16 |
| JPH0741176Y2 true JPH0741176Y2 (ja) | 1995-09-20 |
Family
ID=31540737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989035406U Expired - Lifetime JPH0741176Y2 (ja) | 1989-03-27 | 1989-03-27 | プリント配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741176Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142834U (ja) * | 1975-05-13 | 1976-11-17 | ||
| JPS62108594A (ja) * | 1985-11-06 | 1987-05-19 | 株式会社日立製作所 | 混成集積回路 |
| JPS6384924U (ja) * | 1986-11-22 | 1988-06-03 | ||
| JPS63136688A (ja) * | 1986-11-28 | 1988-06-08 | 株式会社日立製作所 | 電子部品 |
| JPH01118473U (ja) * | 1988-02-04 | 1989-08-10 |
-
1989
- 1989-03-27 JP JP1989035406U patent/JPH0741176Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125364U (ja) | 1990-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |