JPH0740421Y2

JPH0740421Y2 - 車両用定速走行制御装置

Info

Publication number: JPH0740421Y2
Application number: JP1989004240U
Authority: JP
Inventors: 貢河田; 浩二岩本
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1989-01-18
Filing date: 1989-01-18
Publication date: 1995-09-20
Anticipated expiration: 2004-01-18
Also published as: JPH0297121U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は車両用定速走行制御装置、特に定速走行制御中
に、所定の解除信号（パーキングブレーキ動作信号、ブ
レーキ動作信号等）が供給されると定速走行の解除動作
を行なう車両用定速走行制御装置に関する。

［従来の技術］車両用定速走行制御装置は、車両の走行速度を所望の速
度に保つものであり、高速道路などを一定の速度で長時
間走行する場合に、運転者の負荷を軽減するという利点
を有する。

そして、この定速走行制御の解除指示は、定速走行制御
のコントロールスイッチのキャンセル操作の他に、ブレ
ーキ、パーキングブレーキ、クラッチ（マニアル車）又
はＮレンジへのシフト（オートマチック車）の操作によ
り入力されるように構成されており、通常、定速走行制
御を制御するCPUが前記解除信号の入力及び解除動作を
制御している。

すなわち、このようなCPUは、セットスイッチより定速
走行セットオン信号が供給されると、定速走行制御信号
を出力するとともに、ブレーキ動作信号、アクセル動作
信号等の解除信号を監視し、解除信号の入力を検出する
と定速走行の解除処理を行なう。

ところが、前記CPUに異常が発生すると、解除信号が供
給されているのにもかかわらず、CPUは解除処理を行な
わず制御信号を出力し続ける等の異常動作を行ない、適
切な定速走行制御が行えないということが生じる。

このため、CPUの暴走を防止するために、CPUのソフトウ
エア処理に異常がないかを監視し、異常検出時にはCPU
にリセットをかけるウォッチドッグタイマが定速走行制
御回路内に組み込まれている。

このウォッチドッグタイマ処理は、CPUの処理中に一定
時間こどに確認信号を出力するルーチンを組み込み、一
定時間内に確認信号が出力されない場合は、CPUの異常
処理と判断し、CPUに対しリセットをかけるハードウェ
アにより、CPUの動作異常を監視するものである。。

そして、CPUの出力は、出力リレー又は出力トランジス
タを介してアクチュエーダに供給される。従って、定速
走行制御装置は、CPUから正常な制御信号が出力されて
も、前記出力リレーに溶着事故等の異常が生じると適確
な定速走行制御が行なえないために、前記出力リレーの
異常を検出する必要がある。このために、例えば、特公
昭63−45974号公報には、出力リレーの溶着事故等の出
力リレーの異常を判定する装置が開示されている。

［考案が解決しようとする課題］しかしながら、前述した従来のCPU監視装置はCPU自体の
プログラムの異常などに対しては有効に機能するが、CP
U内部に配置されているレジスタの記憶機能の異常ある
いはフラグ異常などに対してはCPUの動作そのものが健
全であるためにこれを正常な処理ルーチンとして扱って
しまい、異常検出を行うことができないという問題があ
った。このために、従来のウォッチドッグタイマによる
CPU監視では、前記レジスタその他による動作不良或い
は動作遅れが生じたときに、制御不能が生じ、特に定速
走行の解除指令に対して適確な解除動作を行うことがで
きなくなるという場合があった。

定速走行制御装置において、前述した従来装置に装置の
制御電源を出力リレーによって遮断することが提案され
ており、このような電源遮断があらゆる場合に機能すれ
ば、実際上フェイルセーフ的な安全機能を果たすことが
できるが、前述した従来装置ではCPUの異常動作などと
の協働は望めなかった。

本考案は、上記問題点を解決することを課題として為さ
れたものであり、CPUの異常動作を確実に検出して定速
走行制御を自動的に解除することのできる車両用定速走
行制御装置を提供することを目的とする。

［課題を解決するための手段］上記目的を達成するために、本考案に係る車両用定速走
行制御装置は、CPUの異常動作の発生は解除信号の切替
え時に集中することに着目し、解除信号を少なくとも前
記CPUの解除処理時間だけ保留する遅延手段と、前記CPU
及び前記遅延手段の出力信号を比較し、前記CPUが解除
処理時間経過後にも所定の解除処理を行なわないときに
メインリレーに遮断信号を供給する異常検出手段と、を
備えたものである。

［作用］本考案に係る車両用定速走行制御装置を以上のような構
成としたことにより、解除信号の入力後に、解除処理時
間経過してもCPUが解除処理を行なわない場合は、CPUの
異常動作としてメインリレーをオフすることができる。

［実施例］以下、本考案の好適な一実施例を図面に基づいて説明す
る。

第１図には本考案の好適な一実施例による車両用定速走
行制御装置のブロック構成が示されている。

同図に示されるように、定速走行制御装置100の出力信
号は、ストップランプスイッチ接点Ｒを介して定速制御
アクチュエータ（図示せず）を制御するマグネットクラ
ッチ200へ供給される。そして、定速走行制御装置100の
前記出力信号を前記マグネットクラッチ200に対して切
替え制御するために、前記装置100内にはトランジスタT
rが設けられている。

また、定速走行制御装置100には、該装置100内へ電流供
給を行なうイグニションスイッチ（以下、イグニション
SW）102と、該イグニションSW102からの供給電流を前記
トランジスタTrのエミッタに対して供給制御を行うメイ
ンリレー12と、が設けられている。

そして、定速走行制御装置100は、前記メインリレー12
の開閉指示を入力するためのメインスイッチ（以下、メ
インSW）104と、該メインSW104の開閉動作に応じてメイ
ンリレー12の切替え制御を行なうメインリレー制御回路
14と、を有している。

従って、該定速走行制御装置100は、前記イグニションS
W102及びメインSW104が閉成されると、メインリレー制
御回路14はメインリレー12を閉成してトランジスタTrの
エミッタに電流を供給し、装置出力信号のマグネットク
ラッチ200への供給を可能な状態にする。

そして、装置100の外部に設けられたコントロールスイ
ッチ103から、定速走行制御の外部指令（定速走行制御
のセット、定速走行速度の変更等）を入力端CCSに供給
すると、CPU10は、「Ｈ」又は「Ｌ」の定速走行制御信
号ADを出力する。なお、前記定速走行制御信号ADが
「Ｈ」であるときには定速走行制御を行ない、「Ｌ」の
ときには定速走行制御を解除する。

そして、前記制御信号ADは、ナンドゲート11を介して、
前記トランジスタTrのベース端子に供給される。

従って、前記トランジスタTrから定速走行駆動信号が、
前記ストップランプスイッチ接点Ｒを介して前記マグネ
ットクラッチ200へ供給され、所望の定速走行制御が行
われる。

以上のようにして装置100は定速走行制御を行なうが、
更にこの装置100は必要に応じて定速走行を解除する制
御を行なう。実施例において、この定速走行解除のため
に、定速走行制御の解除指示を前記イグニションSW102
又はメインSW104の開放操作で入力する他に、ブレーキ
操作、パーキングブレーキ操作、クラッチ切替え（マニ
アル車）又は、Ｎレンジへのシフト（オートマチック
車）操作により、自動的に解除処理を行なうように構成
されている。

以下、所定の条件下での定速走行制御の解除処理につい
て説明する。

所定の条件下で定速走行制御の解除を行なうために、本
装置100は、所定の解除条件を入力すると解除信号CNをC
PU10へ出力する解除信号出力回路20を有している。

なお、本実施例では解除条件として、ブレーキの踏込み
操作、パーキングブレーキの操作、Ｎレンジのシフト操
作を採用している。

従って、前記解除信号出力回路20は、ブレーキペダルが
踏まれるとストップランプ回路を閉成するストップラン
プスイッチ（以下、STPランプSW）22、パーキングブレ
ーキが操作されるとパーキングランプ回路を閉成するパ
ーキングブレーキスイッチ（以下、PKBSW）24、及びパ
ーキングＰとニュートラルＮのシフト位置を検出するニ
ュートラルスタートスイッチ（以下、ニュートラルスタ
ートSW）26の各出力信号を前記解除条件として入力す
る。

そして、前記解除信号出力回路20は、前記各スイッチ2
2,24,26から、少なくとも一つの閉成信号が供給される
と、CPU10とナンドゲート11へ解除信号CNを出力する。

そして、前記CPU10は、定速走行制御信号の出力中にポ
ートＡに解除信号CNが供給されたか否かを常時監視し、
解除信号CNが供給されると解除処理を行なって定速走行
制御信号ADの出力を「Ｌ」にする。

従って、前記定速走行制御信号AD、又は解除信号CNによ
りナンドゲート11の出力は「Ｈ」に変換された後前記ト
ランジスタTrのベースに供給されるので、前記トランジ
スタTrはオフされ、前記マグネットクラッチ200への制
御信号の供給は断たれ、定速走行制御の解除状態とな
る。

なお、前記STPランプスイッチ20は、前記ストップラン
プスイッチ接点Ｒと連動しており、少なくともブレーキ
ペダルの操作中は確実に該装置100からマグネットクラ
ッチ200への制御信号の供給を遮断する。

更に、該定速走行制御装置100には、本考案の特徴事項
であるフェイルセーフ回路30が設けられている。

すなわち、該フェイルセーフ回路30は、CPU10の異常動
作を検出して前記メインリレー制御回路14へメインリレ
ー遮断信号Ｆを出力する。

このために、フェイルセーフ回路30は、前記前記解除信
号出力回路20より出力される解除信号CNを少なくともCP
U10の解除処理時間より大きい時間Ｔだけ保留するディ
レイ回路32と、CPUの異常動作を検出して前記メインリ
レー制御回路14へ遮断信号Ｆを出力する異常検出回路34
と、から構成されている。

そして、前記異常検出回路34は、CPU10より出力される
制御信号ADと前記ディレイ回路32からの出力信号DCNと
の比較を行なって前記出力信号DCNがオン出力されてい
るのにもかかわらずに、CPU10から制御信号ADが供給さ
れると、CPU10の異常動作と判定してメインリレー12を
オフする遮断信号Ｆをメインリレー制御回路14へ出力す
る。

なお、異常検出回路34へ供給する解除信号の保持時間を
CPU10の処理時間より大きい時間とすることにより、CPU
10の処理遅れによる誤動作を確実に防止可能である。

従って、本装置100によれば、CPU10が解除信号CN入力
後、解除処理時間経過後にも解除処理を行なわない場合
は、CPU10の異常動作と判定してただちにメインリレー
を遮断することが可能となる。

以下、本実施例の特徴事項であるフェイルセーフ回路30
の詳細な動作を説明する。

第２図（Ａ）は、CPU10の正常動作時における解除信号C
N、遅延信号DCN、及び定速制御信号ADのタイミングチャ
ートである。

定速走行制御中に、すなわちCPU10の定速走行制御信号A
Dの「Ｈ」出力中に、時刻t1に前記解除信号出力回路20
より解除信号CNが出力されたとする。

このとき、CPU10が正常動作を行なった場合は、時刻t2
に定速走行制御信号ADを「Ｌ」にし、異常検出回路34に
供給する。

一方、ディレイ回路32は、前記解除信号CNをＴ時間遅延
して遅延信号DCNを異常検出回路34へ出力する。

従って、異常検出回路34には、時刻t3に遅延解除信号DC
N信号「Ｈ」と定速走行制御信号AD「Ｌ」が供給され、
該異常検出回路34は、両信号に矛盾がないことからCPU1
0の正常動作と判定する。そして、メインリレー12はそ
のまま閉成される。

一方、CPUの異常動作時は、第２図（Ｂ）に示すよう
に、時刻t11にCPU10のポートＡに解除信号CN「Ｈ」が供
給されているのにもかかわらず制御信号AD「Ｈ」が解除
処理時間Ｔを越えても出力され続ける。

従って、時刻t12に異常検出回路34は、遅延信号DCNの
「Ｈ」と制御信号ADの「Ｈ」が同時に供給されるので、
異常検出回路34は、両信号DCN,ADが矛盾することからCP
U10の異常動作と判定して遮断信号Ｆをメインリレー制
御回路14へただちに送出するので、メインリレー12はオ
フされる。

また、第２図（Ｃ）に示すように、時刻t21に解除信号
が「Ｈ」から「Ｌ」に変化時に、CPU10内のレジスタや
フラグに異常が生じた場合、CPU10が定速制御信号ADを
「Ｌ」から「Ｈ」に復帰させてしまうことが生じる。

しかしながら、異常検出回路34には、ディレイ回路32か
ら遅延信号DCN「Ｈ」が時刻t23まで供給されているの
で、CPU10から定速制御信号AD「Ｈ」が出力されても、
両者の信号AD,DCNが互いに矛盾することから、異常検出
回路34はCPU10の異常動作としてメインリレー制御回路1
4へ遮断信号Ｆを出力する。

従って、本実施例装置によれば、CPUの異常動作を確実
に検出することができ、異常検出時にはただちにメイン
リレーを遮断し、定速走行制御を禁止する。

［考案の効果］以上説明したように、本考案は、CPUの出力信号と解除
信号とからCPUの異常動作を検出して定速制御装置のメ
インリレーをオフするように構成されるので、CPUの異
常動作を確実に検出して定速走行制御を制御禁止状態に
することができる。

【図面の簡単な説明】

第１図は本考案に係る車両用定速走行制御装置の一実施
例のブロック構成図、第２図は第１図実施例装置の動作説明図である。 10……CPU 12……メインリレー 14……メインリレー制御回路 20……解除信号出力回路 30……フェイルセーフ回路 32……ディレイ回路 34……異常検出回路

Claims

【実用新案登録請求の範囲】

【請求項１】定速走行制御信号の出力中に、ブレーキ動
作信号、パーキングブレーキ信号等の解除信号が供給さ
れると定速走行を解除するCPUを有する車両用定速走行
制御装置において、解除信号を少なくとも前記CPUの解除処理時間だけ保留
する遅延手段と、前記CPUの出力信号と前記遅延手段の出力信号を比較
し、前記CPUが解除処理時間経過後にも所定の解除処理
を行なわない時にメインリレーに遮断信号を供給する異
常検出手段と、を含むことを特徴とする車両用定速走行
制御装置。