JPH0738989Y2 - メモリカードの駆動回路 - Google Patents
メモリカードの駆動回路Info
- Publication number
- JPH0738989Y2 JPH0738989Y2 JP1988111810U JP11181088U JPH0738989Y2 JP H0738989 Y2 JPH0738989 Y2 JP H0738989Y2 JP 1988111810 U JP1988111810 U JP 1988111810U JP 11181088 U JP11181088 U JP 11181088U JP H0738989 Y2 JPH0738989 Y2 JP H0738989Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- gate
- enable signal
- signal
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は、販売時点情報管理（POS）やフアクトリオー
トメーシヨン（FA）等の分野で利用されるメモリカード
の駆動回路に関する。
トメーシヨン（FA）等の分野で利用されるメモリカード
の駆動回路に関する。
従来の技術 メモリカードを駆動するための一般的な回路構成を第３
図に基づいて説明する。図示しないメモリカードが挿入
されるソケツト１には、電源供給回路２のトランジスタ
Q1（NPN型）のエミツタ３が接続されており、これによ
りパワーオン信号PWMCがそのトランジスタQ1のベース４
に送られることによりメモリカードの電源をオン，オフ
させている。また、トランジスタQ1のコレクタ５とトラ
ンジスタQ2のコレクタ６とが接続されることにより電源
供給回路２と点灯回路７とは並列接続されており、これ
によりメモリカードの点灯状態を示す点灯信号LDMCがト
ランジスタQ2のベース８に送られることにより抵抗Roを
介してLED9が点灯する。
図に基づいて説明する。図示しないメモリカードが挿入
されるソケツト１には、電源供給回路２のトランジスタ
Q1（NPN型）のエミツタ３が接続されており、これによ
りパワーオン信号PWMCがそのトランジスタQ1のベース４
に送られることによりメモリカードの電源をオン，オフ
させている。また、トランジスタQ1のコレクタ５とトラ
ンジスタQ2のコレクタ６とが接続されることにより電源
供給回路２と点灯回路７とは並列接続されており、これ
によりメモリカードの点灯状態を示す点灯信号LDMCがト
ランジスタQ2のベース８に送られることにより抵抗Roを
介してLED9が点灯する。
また、メモリカードの挿入されるソケツト１は各々メモ
リカードのアドレスバス、データバス及び制御用バス
（何れも図示せず）が接続されるもので、各々、バツフ
ア13（13a,13b,13c）を介してCPU等の本体のアドレスバ
ス10,データバス11及び制御用バス12に接続されてい
る。前記バツフア13aにはアドレスバス10のゲートをイ
ネーブルにするためのゲートイネーブル信号GEMCが与え
られている。また、バツフア13bにはデータバス11のゲ
ートをイネーブルにしてメモリカードをイネーブル状態
にするためのチツプイネーブル信号（ゲートイネーブル
信号CSMC）が与えられている。さらに、バツフア13cに
は制御用バス11のゲートをイネーブルにするためのゲー
トイネーブル信号GEMCが与えられている。この他、バツ
フア13cにはメモリリード信号RDMC、メモリライト信号W
RMC等の制御信号も与えられている。
リカードのアドレスバス、データバス及び制御用バス
（何れも図示せず）が接続されるもので、各々、バツフ
ア13（13a,13b,13c）を介してCPU等の本体のアドレスバ
ス10,データバス11及び制御用バス12に接続されてい
る。前記バツフア13aにはアドレスバス10のゲートをイ
ネーブルにするためのゲートイネーブル信号GEMCが与え
られている。また、バツフア13bにはデータバス11のゲ
ートをイネーブルにしてメモリカードをイネーブル状態
にするためのチツプイネーブル信号（ゲートイネーブル
信号CSMC）が与えられている。さらに、バツフア13cに
は制御用バス11のゲートをイネーブルにするためのゲー
トイネーブル信号GEMCが与えられている。この他、バツ
フア13cにはメモリリード信号RDMC、メモリライト信号W
RMC等の制御信号も与えられている。
そして、メモリカードをアクセスする時には、まず、点
灯信号LDMCをアクテイブにしてトランジスタQ2に送りLE
D9を点灯させ、次に、パワーオン信号PWMCをアクテイブ
にしてトランジスタQ1に送りメモリカードに電力を供給
し、さらに、チツプイネーブル信号CSMC、ゲートイネー
ブル信号GEMCをそれぞれアクテイブにしてメモリカード
の内容を読み書きしていた。
灯信号LDMCをアクテイブにしてトランジスタQ2に送りLE
D9を点灯させ、次に、パワーオン信号PWMCをアクテイブ
にしてトランジスタQ1に送りメモリカードに電力を供給
し、さらに、チツプイネーブル信号CSMC、ゲートイネー
ブル信号GEMCをそれぞれアクテイブにしてメモリカード
の内容を読み書きしていた。
考案が解決しようとする問題点 上述したような装置の場合、パワーオン信号PWMCを送り
メモリカードの電源をオン状態にしてそのメモリカード
の内容を読み書きしているわけであるが、しかし、パワ
ーオン信号PWMCが送られずメモリカードの電源がオフ状
態で読み書きを行わない時でも、チツプイネーブル信号
CSMCやゲートイネーブル信号GEMCなどはバツフア13を介
してメモリカードに常に送られた状態になつているの
で、この状態でもし誤つてメモリカードを抜き差しして
しまうと、チツプイネーブル信号CSMCがノイズとなつて
メモリカード内部に入り込み、その結果、記憶内容が破
壊されることになる。
メモリカードの電源をオン状態にしてそのメモリカード
の内容を読み書きしているわけであるが、しかし、パワ
ーオン信号PWMCが送られずメモリカードの電源がオフ状
態で読み書きを行わない時でも、チツプイネーブル信号
CSMCやゲートイネーブル信号GEMCなどはバツフア13を介
してメモリカードに常に送られた状態になつているの
で、この状態でもし誤つてメモリカードを抜き差しして
しまうと、チツプイネーブル信号CSMCがノイズとなつて
メモリカード内部に入り込み、その結果、記憶内容が破
壊されることになる。
また、チツプイネーブル信号CSMCやメモリライト信号WR
MCなどはアクテイブＬの状態で動作するが、前述したよ
うな回路構成ではその動作は不安定なものとなり、その
結果、メモリカードを誤動作させてしまうことになる。
MCなどはアクテイブＬの状態で動作するが、前述したよ
うな回路構成ではその動作は不安定なものとなり、その
結果、メモリカードを誤動作させてしまうことになる。
問題点を解決するための手段 そこで、このような問題点を解決するために、 本考案は、メモリカードのアドレスバス、データバス及
び制御用バスが接続され前記メモリカードが挿入される
ソケツトに電源供給回路を接続し、本体のアドレスバ
ス、データバス及び制御用バスに対してこれらのバスゲ
ートをイネーブルにするためのゲートイネーブル信号に
より制御されるバツフアを介して前記メモリカードのア
ドレスバス、データバス及び制御用バスを各々接続し、
前記ゲートイネーブル信号が送られるゲート回路の入力
側に前記電源供給回路を分岐して接続し、前記電源供給
回路にパワーオン信号が入力された場合に限り前記ゲー
ト回路の入力側に送られる前記ゲートイネーブル信号が
そのゲート回路を通過し前記各バツフアに送られるよう
にした。
び制御用バスが接続され前記メモリカードが挿入される
ソケツトに電源供給回路を接続し、本体のアドレスバ
ス、データバス及び制御用バスに対してこれらのバスゲ
ートをイネーブルにするためのゲートイネーブル信号に
より制御されるバツフアを介して前記メモリカードのア
ドレスバス、データバス及び制御用バスを各々接続し、
前記ゲートイネーブル信号が送られるゲート回路の入力
側に前記電源供給回路を分岐して接続し、前記電源供給
回路にパワーオン信号が入力された場合に限り前記ゲー
ト回路の入力側に送られる前記ゲートイネーブル信号が
そのゲート回路を通過し前記各バツフアに送られるよう
にした。
また、電源供給回路と、本体の制御用バス中でバツフア
から出力されるチツプイネーブル信号ライン及びメモリ
ライト信号ラインとの間に、プルアツプ用素子を接続し
た。
から出力されるチツプイネーブル信号ライン及びメモリ
ライト信号ラインとの間に、プルアツプ用素子を接続し
た。
作用 従つて、パワーオン信号がメモリカードに送られ読み書
きが行われる時にのみ、ゲートイネーブル信号はそのパ
ワーオン信号に同期してメモリカードに送られるように
なり、これにより、読み書きを行わない時にメモリカー
ドを誤つて抜き差しするようなことがあつても、メモリ
カードにはゲートイネーブル信号が送られていないた
め、従来のように、ゲートイネーブル信号がノイズとし
て入り込むようなことがなくなり、そのメモリカード内
の記憶内容の破壊を防止することができる。
きが行われる時にのみ、ゲートイネーブル信号はそのパ
ワーオン信号に同期してメモリカードに送られるように
なり、これにより、読み書きを行わない時にメモリカー
ドを誤つて抜き差しするようなことがあつても、メモリ
カードにはゲートイネーブル信号が送られていないた
め、従来のように、ゲートイネーブル信号がノイズとし
て入り込むようなことがなくなり、そのメモリカード内
の記憶内容の破壊を防止することができる。
また、電源供給回路と、本体の制御用バス中でチツプイ
ネーブル信号ライン及びメモリライト信号ラインとの間
にプルアツプ用素子を接続したので、これらのアクテイ
ブＬの信号がそのプルアツプ用素子によりプルアツプさ
れデイスイネーブル状態となるため、メモリカードが誤
動作するようなことがなくなる。
ネーブル信号ライン及びメモリライト信号ラインとの間
にプルアツプ用素子を接続したので、これらのアクテイ
ブＬの信号がそのプルアツプ用素子によりプルアツプさ
れデイスイネーブル状態となるため、メモリカードが誤
動作するようなことがなくなる。
実施例 本考案の一実施例を第１図及び第２図に基づいて説明す
る。なお、従来技術と同一部分については同一符号を用
い、その説明は省略する。
る。なお、従来技術と同一部分については同一符号を用
い、その説明は省略する。
電源供給回路14のトランジスタQ3（NPN型）のベース15
にはパワーオン信号PWMCが入力されるようになつてお
り、そのエミツタ16は図示しないメモリカードが挿入さ
れるソケツト１に接続されている。そのトランジスタQ1
のエミツタ16には、抵抗Roを介してメモリカード点灯用
のLED9が接続されている。
にはパワーオン信号PWMCが入力されるようになつてお
り、そのエミツタ16は図示しないメモリカードが挿入さ
れるソケツト１に接続されている。そのトランジスタQ1
のエミツタ16には、抵抗Roを介してメモリカード点灯用
のLED9が接続されている。
ゲート回路17としてのNAND回路18,19の入力P,Qには、そ
れぞれ制御信号としてのチツプイネーブル信号CSMC、ゲ
ートイネーブル信号GEMCが入力されるようになつてお
り、また、その入力P,Qには前記電源供給回路14が分岐
され接続されており、パワーオン信号PWMCが送られるよ
うになつている。これにより、前記チツプイネーブル信
号CSMC、前記ゲートイネーブル信号GEMCは、それぞれパ
ワーオン信号とNANDをとつて出力され、その後、各バツ
フア13a,13b,13cに送られる。即ち、NAND回路18からの
チツプイネーブル信号CSMC（アクテイブＬ）はバツフア
13bに与えられる。また、NAND回路19からのゲートイネ
ーブル信号GEMC（アクテイブＬ）はバツフア13a,13cに
与えられる。
れぞれ制御信号としてのチツプイネーブル信号CSMC、ゲ
ートイネーブル信号GEMCが入力されるようになつてお
り、また、その入力P,Qには前記電源供給回路14が分岐
され接続されており、パワーオン信号PWMCが送られるよ
うになつている。これにより、前記チツプイネーブル信
号CSMC、前記ゲートイネーブル信号GEMCは、それぞれパ
ワーオン信号とNANDをとつて出力され、その後、各バツ
フア13a,13b,13cに送られる。即ち、NAND回路18からの
チツプイネーブル信号CSMC（アクテイブＬ）はバツフア
13bに与えられる。また、NAND回路19からのゲートイネ
ーブル信号GEMC（アクテイブＬ）はバツフア13a,13cに
与えられる。
また、前記バツフア13cには、メモリカード読み書き用
のメモリリード信号RDMC、メモリライト信号WRMC等が本
体側から入力される。このバツフア13cに接続されてい
る複数本の制御用バス12のうちでチツプイネーブル信号
CSMCとメモリライト信号WRMCとを送るラインと、前記ト
ランジスタQ3のエミツタ16との間には、プルアツプ用素
子としての抵抗R1,R2が接続されている。
のメモリリード信号RDMC、メモリライト信号WRMC等が本
体側から入力される。このバツフア13cに接続されてい
る複数本の制御用バス12のうちでチツプイネーブル信号
CSMCとメモリライト信号WRMCとを送るラインと、前記ト
ランジスタQ3のエミツタ16との間には、プルアツプ用素
子としての抵抗R1,R2が接続されている。
このような構成において、ゲート回路17とプルアツプ用
素子R1,R2とを設けたことによる効果について述べる。
まず、電源供給回路14から供給されたパワーオン信号PW
MCは、トランジスタQ3を通してメモリカードをオン状態
にすると共に、抵抗Roを介してLED9を点灯させる。
素子R1,R2とを設けたことによる効果について述べる。
まず、電源供給回路14から供給されたパワーオン信号PW
MCは、トランジスタQ3を通してメモリカードをオン状態
にすると共に、抵抗Roを介してLED9を点灯させる。
一方、電源供給回路14から分岐されたパワーオン信号PW
MCがNAND回路18,19の入力P,Qに送られた時点で、チツプ
イネーブル信号CSMCとゲートイネーブル信号GEMCとはそ
のパワーオン信号PWMCとNANDをとる。この場合、パワー
オン信号PWMCがＨ状態のときにのみ、チツプイネーブル
信号CSMCとゲートイネーブル信号GEMCとはNAND回路18,1
9を通過してバツフア13に導かれる。
MCがNAND回路18,19の入力P,Qに送られた時点で、チツプ
イネーブル信号CSMCとゲートイネーブル信号GEMCとはそ
のパワーオン信号PWMCとNANDをとる。この場合、パワー
オン信号PWMCがＨ状態のときにのみ、チツプイネーブル
信号CSMCとゲートイネーブル信号GEMCとはNAND回路18,1
9を通過してバツフア13に導かれる。
上述したように、制御信号であるチツプイネーブル信号
CSMC及びゲートイネーブル信号GEMCは、読み書きを行う
時にはパワーオン信号PWMCに同期してメモリカードに送
られていくが、パワーオン信号が出ず読み書きを行わな
い時にはメモリカードには送られない。従つて、その読
み書きを行わない時にメモリカードをもし誤つて抜き差
しするようなことがあつても、そのメモリカードに制御
信号がノイズとなつて入り込むようなことがないので、
メモリカード内の記憶内容が破壊されたりするようなこ
とがなくなる。
CSMC及びゲートイネーブル信号GEMCは、読み書きを行う
時にはパワーオン信号PWMCに同期してメモリカードに送
られていくが、パワーオン信号が出ず読み書きを行わな
い時にはメモリカードには送られない。従つて、その読
み書きを行わない時にメモリカードをもし誤つて抜き差
しするようなことがあつても、そのメモリカードに制御
信号がノイズとなつて入り込むようなことがないので、
メモリカード内の記憶内容が破壊されたりするようなこ
とがなくなる。
また、チツプイネーブル信号CSMC、メモリライト信号WR
MCは、抵抗R1,R2を通じてプルアツプされデイスイネー
ブル状態となるため、メモリカードの誤動作を防止する
ことができる。
MCは、抵抗R1,R2を通じてプルアツプされデイスイネー
ブル状態となるため、メモリカードの誤動作を防止する
ことができる。
さらに、電源供給回路14からのパワーオン信号により点
灯回路７に電力を供給しLEDを発光させるようにしたの
で、そのパワーオン信号の送信状態を知ることができ、
しかも、従来に比べ部品点数を削減して安価な装置を得
ることができる。
灯回路７に電力を供給しLEDを発光させるようにしたの
で、そのパワーオン信号の送信状態を知ることができ、
しかも、従来に比べ部品点数を削減して安価な装置を得
ることができる。
考案の効果 本考案は、メモリカードのアドレスバス、データバス及
び制御用バスが接続され前記メモリカードが挿入される
ソケツトに電源供給回路を接続し、本体のアドレスバ
ス、データバス及び制御用バスに対してこれらのバスゲ
ートをイネーブルにするためのゲートイネーブル信号に
より制御されるバツフアを介して前記メモリカードのア
ドレスバス、データバス及び制御用バスを各々接続し、
前記ゲートイネーブル信号が送られるゲート回路の入力
側に前記電源供給回路を分岐して接続し、前記電源供給
回路にパワーオン信号が入力された場合に限り前記ゲー
ト回路の入力側に送られる前記ゲートイネーブル信号が
そのゲート回路を通過し前記各バツフアに送られるよう
にしたので、パワーオン信号がメモリカードに送られ読
み書きが行われる時にのみ、ゲートイネーブル信号はそ
のパワーオン信号に同期してメモリカードに送られるよ
うになり、これにより、読み書きを行わない時にメモリ
カードを誤つて抜き差しするようなことがあつても、メ
モリカードにはゲートイネーブル信号が送られていない
ため、従来のように、ゲートイネーブル信号がノイズと
して入り込むようなことがなくなり、そのメモリカード
内の記憶内容の破壊を防止することができるものである また、電源供給回路と、本体の制御用バス中でバツフア
から出力されるチツプイネーブル信号ライン及びメモリ
ライト信号ラインとの間に、プルアツプ用素子を接続し
たので、これらのアクテイブＬの制御信号がそのプルア
ツプ用素子によりプルアツプされデイスイネーブル状態
となるため、メモリカードが誤動作するようなことがな
くなるものである。
び制御用バスが接続され前記メモリカードが挿入される
ソケツトに電源供給回路を接続し、本体のアドレスバ
ス、データバス及び制御用バスに対してこれらのバスゲ
ートをイネーブルにするためのゲートイネーブル信号に
より制御されるバツフアを介して前記メモリカードのア
ドレスバス、データバス及び制御用バスを各々接続し、
前記ゲートイネーブル信号が送られるゲート回路の入力
側に前記電源供給回路を分岐して接続し、前記電源供給
回路にパワーオン信号が入力された場合に限り前記ゲー
ト回路の入力側に送られる前記ゲートイネーブル信号が
そのゲート回路を通過し前記各バツフアに送られるよう
にしたので、パワーオン信号がメモリカードに送られ読
み書きが行われる時にのみ、ゲートイネーブル信号はそ
のパワーオン信号に同期してメモリカードに送られるよ
うになり、これにより、読み書きを行わない時にメモリ
カードを誤つて抜き差しするようなことがあつても、メ
モリカードにはゲートイネーブル信号が送られていない
ため、従来のように、ゲートイネーブル信号がノイズと
して入り込むようなことがなくなり、そのメモリカード
内の記憶内容の破壊を防止することができるものである また、電源供給回路と、本体の制御用バス中でバツフア
から出力されるチツプイネーブル信号ライン及びメモリ
ライト信号ラインとの間に、プルアツプ用素子を接続し
たので、これらのアクテイブＬの制御信号がそのプルア
ツプ用素子によりプルアツプされデイスイネーブル状態
となるため、メモリカードが誤動作するようなことがな
くなるものである。
第１図は本考案の一実施例を示すゲート回路の説明図、
第２図はその全体の回路構成を示す回路図、第３図は従
来例を示す回路図である。 12……バス、13……バツフア、14……電源供給回路、17
……ゲート回路、R1,R2……プルアツプ用素子、CSMC,GE
MC……制御信号、PWMC……パワーオン信号、P,Q……入
力側
第２図はその全体の回路構成を示す回路図、第３図は従
来例を示す回路図である。 12……バス、13……バツフア、14……電源供給回路、17
……ゲート回路、R1,R2……プルアツプ用素子、CSMC,GE
MC……制御信号、PWMC……パワーオン信号、P,Q……入
力側
Claims (2)
- 【請求項１】メモリカードのアドレスバス、データバス
及び制御用バスが接続され前記メモリカードが挿入され
るソケツトに電源供給回路を接続し、 本体のアドレスバス、データバス及び制御用バスに対し
てこれらのバスゲートをイネーブルにするためのゲート
イネーブル信号により制御されるバツフアを介して前記
メモリカードのアドレスバス、データバス及び制御用バ
スを各々接続し、 前記ゲートイネーブル信号が送られるゲート回路の入力
側に前記電源供給回路を分岐して接続し、 前記電源供給回路にパワーオン信号が入力された場合に
限り前記ゲート回路の入力側に送られる前記ゲートイネ
ーブル信号がそのゲート回路を通過し前記各バツフアに
送られるようにした ことを特徴とするメモリカードの駆動回路。 - 【請求項２】電源供給回路と、本体の制御用バス中でバ
ツフアから出力されるチツプイネーブル信号ライン及び
メモリライト信号ラインとの間に、プルアツプ用素子を
接続したことを特徴とする請求項１記載のメモリカード
の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988111810U JPH0738989Y2 (ja) | 1988-08-26 | 1988-08-26 | メモリカードの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988111810U JPH0738989Y2 (ja) | 1988-08-26 | 1988-08-26 | メモリカードの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235220U JPH0235220U (ja) | 1990-03-07 |
| JPH0738989Y2 true JPH0738989Y2 (ja) | 1995-09-06 |
Family
ID=31350190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988111810U Expired - Lifetime JPH0738989Y2 (ja) | 1988-08-26 | 1988-08-26 | メモリカードの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738989Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101098A (ja) * | 1982-11-30 | 1984-06-11 | Toshiba Corp | 記憶装置における記憶情報の喪失防止装置 |
-
1988
- 1988-08-26 JP JP1988111810U patent/JPH0738989Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235220U (ja) | 1990-03-07 |
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