JPH0738893A - ディジタルテレビジョン画像の送信又は記憶装置、ビデオレコーダー及び記憶媒体 - Google Patents
ディジタルテレビジョン画像の送信又は記憶装置、ビデオレコーダー及び記憶媒体Info
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- JPH0738893A JPH0738893A JP6123860A JP12386094A JPH0738893A JP H0738893 A JPH0738893 A JP H0738893A JP 6123860 A JP6123860 A JP 6123860A JP 12386094 A JP12386094 A JP 12386094A JP H0738893 A JPH0738893 A JP H0738893A
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- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
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- H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
- H04N9/8047—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction using transform coding
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- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 画像を高い信頼性をもって送信し且つ比較的
簡単な受信機で復号できる、テレビジョン画像の送信又
は記憶装置と受信装置を提供する。 【構成】 各テレビジョン画像をピクセルブロックに分
割し、ピクセルの各ブロックを可変長コードワードの対
応するデータブロックにコード化する。このとき、デー
タブロックの余剰データを他のチャネルブロックに収容
し且つチャネルブロック中のデータの不足部分に他のデ
ータブロックの余剰データを満たしたデータブロックの
コードワードを、固定長の対応するチャネルブロックに
収容するフォーマット手段を具える。更にフォーマット
手段により、チャネルブロック中の余剰データの開始ア
ドレスを上記のチャネルブロックの所定の位置に収容す
る。
簡単な受信機で復号できる、テレビジョン画像の送信又
は記憶装置と受信装置を提供する。 【構成】 各テレビジョン画像をピクセルブロックに分
割し、ピクセルの各ブロックを可変長コードワードの対
応するデータブロックにコード化する。このとき、デー
タブロックの余剰データを他のチャネルブロックに収容
し且つチャネルブロック中のデータの不足部分に他のデ
ータブロックの余剰データを満たしたデータブロックの
コードワードを、固定長の対応するチャネルブロックに
収容するフォーマット手段を具える。更にフォーマット
手段により、チャネルブロック中の余剰データの開始ア
ドレスを上記のチャネルブロックの所定の位置に収容す
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタルテレビジョン
画像を送信もしくは記憶する装置及びディジタルテレビ
ジョン画像を受信する装置に関する。本発明はディジタ
ル画像が記憶される記憶媒体にも関する。
画像を送信もしくは記憶する装置及びディジタルテレビ
ジョン画像を受信する装置に関する。本発明はディジタ
ル画像が記憶される記憶媒体にも関する。
【０００２】
【従来の技術】テレビジョン画像のディジタル送信と記
憶に対して、例えば８×８ピクセルのような二次元ブロ
ックの画像変換が一般に使用されている。例えば離散余
弦変換（ＤＣＴ）のような変換により係数のブロックが
得られ、その数は各ブロック中のピクセルの数に等し
い。これらの係数の１つであるＤＣ係数はブロックの平
均輝度あるいは色調を表している。他の係数はＡＣ係数
である。それらの各々は所与の画像細部が表される範囲
を表している。
憶に対して、例えば８×８ピクセルのような二次元ブロ
ックの画像変換が一般に使用されている。例えば離散余
弦変換（ＤＣＴ）のような変換により係数のブロックが
得られ、その数は各ブロック中のピクセルの数に等し
い。これらの係数の１つであるＤＣ係数はブロックの平
均輝度あるいは色調を表している。他の係数はＡＣ係数
である。それらの各々は所与の画像細部が表される範囲
を表している。
【０００３】画像当たりのビットの量は変換により低減
されない。それ故、ディジタル画像信号は送信もしくは
記憶の前に圧縮される。この圧縮は信号を走査（直列
化）し且つそれらに可変長コード化を行った後の係数の
量子化により得られる。量子化により多数の係数が値零
を有することになる。可変長コード化において、これら
一連の零係数は効率的にコード化される。ブロックの終
わりの一連の零係数のコード化は不要にさえできる。と
いうのは、ブロックの終わりはエンドオブブロック（Ｅ
ＯＢ）コードによりマークされるからである。
されない。それ故、ディジタル画像信号は送信もしくは
記憶の前に圧縮される。この圧縮は信号を走査（直列
化）し且つそれらに可変長コード化を行った後の係数の
量子化により得られる。量子化により多数の係数が値零
を有することになる。可変長コード化において、これら
一連の零係数は効率的にコード化される。ブロックの終
わりの一連の零係数のコード化は不要にさえできる。と
いうのは、ブロックの終わりはエンドオブブロック（Ｅ
ＯＢ）コードによりマークされるからである。
【０００４】このようにして、ピクセルの各ブロックは
コードワードのブロックに変換される。可変数の可変長
コードワードを具えるそのようなブロックは今後データ
ブロックと規定する。ピクセルあるいは係数の代わりの
可変長コードワードの送信はかなりのビットレートの低
減の可能性を与える。コードワードの送信が送信エラー
に敏感であるという事実によりこのことは相殺される。
送信エラーは一般に受信端における同期の損失となる。
当該コードワードのみならず後続のコードワードはもは
や認識されない。
コードワードのブロックに変換される。可変数の可変長
コードワードを具えるそのようなブロックは今後データ
ブロックと規定する。ピクセルあるいは係数の代わりの
可変長コードワードの送信はかなりのビットレートの低
減の可能性を与える。コードワードの送信が送信エラー
に敏感であるという事実によりこのことは相殺される。
送信エラーは一般に受信端における同期の損失となる。
当該コードワードのみならず後続のコードワードはもは
や認識されない。
【０００５】同期の損失を抑制するために、米国特許第
4,907,101 号明細書はデータブロックのコードワードを
固定長の対応するチャネルブロックに収容するフォーマ
ット手段を具備する装置を記載している。そのようなチ
ャネルブロックは送信エラーの場合にも検索できる。と
いうのは、それが既知の時点で送信されるか、あるいは
記憶媒体（磁気テープ、ディスク）の固定位置に記憶さ
れるからである。更に、チャネルブロックは同期語、識
別語及び保護ビットにより適切に保護できる。
4,907,101 号明細書はデータブロックのコードワードを
固定長の対応するチャネルブロックに収容するフォーマ
ット手段を具備する装置を記載している。そのようなチ
ャネルブロックは送信エラーの場合にも検索できる。と
いうのは、それが既知の時点で送信されるか、あるいは
記憶媒体（磁気テープ、ディスク）の固定位置に記憶さ
れるからである。更に、チャネルブロックは同期語、識
別語及び保護ビットにより適切に保護できる。
【０００６】既知の装置は各データブロックのできるだ
け多くのコードワードを対応するチャネルブロックに収
容する。チャネルブロックのスペースが満たされるま
で、余剰データは他のチャネルブロックに収容される。
スペースが残っている場合は、チャネルブロックは他の
データブロックの余剰データも含む。対応するデータブ
ロックのデータと他のデータブロックの余剰データとの
間の境界は前述のＥＯＢコードにより構成される。
け多くのコードワードを対応するチャネルブロックに収
容する。チャネルブロックのスペースが満たされるま
で、余剰データは他のチャネルブロックに収容される。
スペースが残っている場合は、チャネルブロックは他の
データブロックの余剰データも含む。対応するデータブ
ロックのデータと他のデータブロックの余剰データとの
間の境界は前述のＥＯＢコードにより構成される。
【０００７】上記の特許明細書に記載されているよう
に、受信機は２つの復号器を具えている。第１復号器は
チャネルブロックを受信し、且つそのＥＯＢコードの存
在を認識するよう構成される。この復号器により、受信
データストリームは対応するデータブロックと余剰デー
タに分離される。第２復号器はデータブロックを受信
し、且つそれらの完全な復号を確実にする。チャネルブ
ロックの大きさがデータブロックの復号の間に限界を超
える場合は、データブロックはＥＯＢコードが認識され
るまで分離余剰データにより簡潔される。
に、受信機は２つの復号器を具えている。第１復号器は
チャネルブロックを受信し、且つそのＥＯＢコードの存
在を認識するよう構成される。この復号器により、受信
データストリームは対応するデータブロックと余剰デー
タに分離される。第２復号器はデータブロックを受信
し、且つそれらの完全な復号を確実にする。チャネルブ
ロックの大きさがデータブロックの復号の間に限界を超
える場合は、データブロックはＥＯＢコードが認識され
るまで分離余剰データにより簡潔される。
【０００８】既知の装置は、上記の第１復号器が複雑な
構造を有し、且つ大きなチップ表面を必要とするという
欠点を有している。事実、ＥＯＢコードの検出は少なく
とも先行コードワードの長さの認識を必要とする。その
ようなＥＯＢ検出器の複雑性は第２復号器、全可変長復
号器の複雑性と同等である。それ故、既知の装置は２つ
の複雑な復号器を必要とする。
構造を有し、且つ大きなチップ表面を必要とするという
欠点を有している。事実、ＥＯＢコードの検出は少なく
とも先行コードワードの長さの認識を必要とする。その
ようなＥＯＢ検出器の複雑性は第２復号器、全可変長復
号器の複雑性と同等である。それ故、既知の装置は２つ
の複雑な復号器を必要とする。
【０００９】既知の装置の別の欠点は、対応するチャネ
ルブロックが個別データブロックの各々に対して形成さ
れるという事実である。同期語、識別語及び保護ビット
によるチャネルブロックの所望の保護と識別はビットの
かなりのオーバーヘッドを必要とする。
ルブロックが個別データブロックの各々に対して形成さ
れるという事実である。同期語、識別語及び保護ビット
によるチャネルブロックの所望の保護と識別はビットの
かなりのオーバーヘッドを必要とする。
【００１０】
【発明が解決しようとする課題】本発明の目的は、画像
が信頼性をもって送信され、且つ比較的簡単な受信機に
より復号できるようにテレビジョン画像を送信もしくは
記憶する装置を与えることである。
が信頼性をもって送信され、且つ比較的簡単な受信機に
より復号できるようにテレビジョン画像を送信もしくは
記憶する装置を与えることである。
【００１１】
【課題を解決するための手段】この目的のため、本発明
の装置においては、フォーマット手段が、チャネルブロ
ックにおける余剰データの開始アドレスを該チャネルブ
ロックの予め定められた位置に収容するように構成され
たことを特徴としている。対応するデータブロックのデ
ータと他のデータブロックの余剰データとの間の境界
は、今やビットの簡単なダウンカウントにより受信機端
で得られる。可変長コードワードの長さ復号とＥＯＢ検
出は不要にできる。開始アドレスがチャネルブロックの
所定の位置に収容されるから、分離の信頼性は可変長コ
ードワードのビットエラーにより影響されない。
の装置においては、フォーマット手段が、チャネルブロ
ックにおける余剰データの開始アドレスを該チャネルブ
ロックの予め定められた位置に収容するように構成され
たことを特徴としている。対応するデータブロックのデ
ータと他のデータブロックの余剰データとの間の境界
は、今やビットの簡単なダウンカウントにより受信機端
で得られる。可変長コードワードの長さ復号とＥＯＢ検
出は不要にできる。開始アドレスがチャネルブロックの
所定の位置に収容されるから、分離の信頼性は可変長コ
ードワードのビットエラーにより影響されない。
【００１２】該装置の別の具体例は、該フォーマット手
段が、チャネルブロックに余剰データがないときには開
始アドレスの送信を行わず、該チャネルブロックの予め
定められた他の位置に余剰データがないことを表すステ
ータスコードを収容するように構成されている。ステー
タスコードの送信は余分なスペース（原理的には、チャ
ネルブロック毎に１ビット）を必要とするが、しかし実
際の実験ではこれはしばしば生起する（多重ビットの）
開始アドレスの冗長性により充分相殺されることが証明
されている。チャネルブロックが任意の余剰データを具
備しないときは、開始アドレスにより占有されるスペー
スはコードワードの送信に利用される。
段が、チャネルブロックに余剰データがないときには開
始アドレスの送信を行わず、該チャネルブロックの予め
定められた他の位置に余剰データがないことを表すステ
ータスコードを収容するように構成されている。ステー
タスコードの送信は余分なスペース（原理的には、チャ
ネルブロック毎に１ビット）を必要とするが、しかし実
際の実験ではこれはしばしば生起する（多重ビットの）
開始アドレスの冗長性により充分相殺されることが証明
されている。チャネルブロックが任意の余剰データを具
備しないときは、開始アドレスにより占有されるスペー
スはコードワードの送信に利用される。
【００１３】開始アドレスは例えば８ビットである、整
数の固定ワード長で表現されることが好ましい。する
と、開始アドレスは僅かなビットしか占有しないのみな
らず、それはまたデータストリームを対応データと余剰
データに分離する所要の回路を簡単にする。対応するデ
ータブロックと余剰データとの間の可能なスペースはダ
ミービット系列で埋められる。上記のスペースより長い
可変長コードワードの開始はこの目的のために使用で
き、ダミービット系列のどんな個別規定も必要とされな
い。
数の固定ワード長で表現されることが好ましい。する
と、開始アドレスは僅かなビットしか占有しないのみな
らず、それはまたデータストリームを対応データと余剰
データに分離する所要の回路を簡単にする。対応するデ
ータブロックと余剰データとの間の可能なスペースはダ
ミービット系列で埋められる。上記のスペースより長い
可変長コードワードの開始はこの目的のために使用で
き、ダミービット系列のどんな個別規定も必要とされな
い。
【００１４】該装置の別の具体例は、該フォーマット手
段が、更に、少なくとも２つのデータブロックの選ばれ
たコードワードを、１つのチャネルブロックの対応する
連続セクションに収容するように構成されている。一方
では、このことはオーバーヘッド情報（同期語、識別語
及び保護ビット）の低減となる。というのは、今やチャ
ネルブロックが少なくとも２つのデータブロックの群毎
に形成されるからである。それは、更に、各チャネルブ
ロックが例えばＤＣ係数と最上桁位ＡＣ係数を表す各デ
ータブロックのコードワードのような対応するデータブ
ロックの少なくとも選択されたコードワードを含むこと
を確実にしている。
段が、更に、少なくとも２つのデータブロックの選ばれ
たコードワードを、１つのチャネルブロックの対応する
連続セクションに収容するように構成されている。一方
では、このことはオーバーヘッド情報（同期語、識別語
及び保護ビット）の低減となる。というのは、今やチャ
ネルブロックが少なくとも２つのデータブロックの群毎
に形成されるからである。それは、更に、各チャネルブ
ロックが例えばＤＣ係数と最上桁位ＡＣ係数を表す各デ
ータブロックのコードワードのような対応するデータブ
ロックの少なくとも選択されたコードワードを含むこと
を確実にしている。
【００１５】データブロックの群がチャネルブロックに
完全に適合せず、それ故、コードワードの一部が他のチ
ャネルブロックに余剰データの形で収容されるときは、
この余剰データはより少ない桁位のＡＣ係数に常に関係
する。各データブロックの選択コードワードは可変長復
号なしにビットの簡単なダウンカウントにより復元で
き、従って信頼性のある方法で復元できる。ヘッド走査
がトラックの一部分のみであるビデオレコーダーのトリ
ックモードの場合であっても、一群のブロックの所定の
最低画像品質は読み取られた各チャネルブロックについ
て再構成できる。
完全に適合せず、それ故、コードワードの一部が他のチ
ャネルブロックに余剰データの形で収容されるときは、
この余剰データはより少ない桁位のＡＣ係数に常に関係
する。各データブロックの選択コードワードは可変長復
号なしにビットの簡単なダウンカウントにより復元で
き、従って信頼性のある方法で復元できる。ヘッド走査
がトラックの一部分のみであるビデオレコーダーのトリ
ックモードの場合であっても、一群のブロックの所定の
最低画像品質は読み取られた各チャネルブロックについ
て再構成できる。
【００１６】ブロックセクションにおけるデータブロッ
クの選択されたコードワードの収容は非公開欧州特許出
願第EP-A 0 578 308 号明細書にも提案されていること
に注意すべきである。この出願に記載された装置におい
て、各チャネルブロックは、たとえデータブロックの群
がチャネルブロックで完全に適合していても、余剰デー
タを具えている。余剰データの開始アドレスは別に送信
されずに、チャネルブロックの最終ブロックセクション
の終わりにより形成される。
クの選択されたコードワードの収容は非公開欧州特許出
願第EP-A 0 578 308 号明細書にも提案されていること
に注意すべきである。この出願に記載された装置におい
て、各チャネルブロックは、たとえデータブロックの群
がチャネルブロックで完全に適合していても、余剰デー
タを具えている。余剰データの開始アドレスは別に送信
されずに、チャネルブロックの最終ブロックセクション
の終わりにより形成される。
【００１７】フォーマット手段は各チャネルブロックセ
クションのチャネルブロックの所定の位置に長さコード
を収容させるよう構成されることが好ましく、長さコー
ドはこのブロックセクションの長さを示している。この
ことは各個別データブロックについて、最低画像品質に
必要な選択されたコードワードの数の決定の可能性を与
える。チャネルブロックのブロックセクションの長さは
それに適合されている。各ブロックセクションの正確な
長さは容易に送信される。しかし、データブロックが画
像エネルギー内容について分類される装置においては、
長さコードがデータブロックのクラスにより構成される
ことが好ましい。
クションのチャネルブロックの所定の位置に長さコード
を収容させるよう構成されることが好ましく、長さコー
ドはこのブロックセクションの長さを示している。この
ことは各個別データブロックについて、最低画像品質に
必要な選択されたコードワードの数の決定の可能性を与
える。チャネルブロックのブロックセクションの長さは
それに適合されている。各ブロックセクションの正確な
長さは容易に送信される。しかし、データブロックが画
像エネルギー内容について分類される装置においては、
長さコードがデータブロックのクラスにより構成される
ことが好ましい。
【００１８】いずれにしてもクラスは送信されるため、
長さコードの送信は何らの余分な送信スペースもしくは
記憶スペースを必要としない。長さコードは例えば８ビ
ットのような整数の固定ワード長を表すことが好まし
い。チャネルブロックの最終ブロックセクションの可能
なスペースはダミービット列で埋めることができ、スペ
ースより長い可変長コードワードの開始部分によって埋
められることが好ましい。
長さコードの送信は何らの余分な送信スペースもしくは
記憶スペースを必要としない。長さコードは例えば８ビ
ットのような整数の固定ワード長を表すことが好まし
い。チャネルブロックの最終ブロックセクションの可能
なスペースはダミービット列で埋めることができ、スペ
ースより長い可変長コードワードの開始部分によって埋
められることが好ましい。
【００１９】
【実施例】〔全体構成〕図１に示されたビデオレコーダ
ーを参照して本発明を詳細に説明する。この図面におい
て、テレビジョン信号を送信もしくは記憶する装置はコ
ード化機構２により構成され、且つテレビジョン信号を
受信する装置は復号化機構８により構成されている。コ
ード化機構は画像信号源１からアナログ画像信号ｘ(
ｔ) を受信し、且つ変調回路３を経て書き込みヘッド４
に印加される直列チャネルビットストリームｚj を供給
し、それによりこのチャネルビットストリームは磁気テ
ープ５上に記録される。元の画像信号を復元するために
読み取りヘッド６が存在し、それは磁気テープ上の情報
を電気信号に変換し、その電気信号は復調回路７での復
調の後、復号化機構８の入力に印加されるチャネルビッ
トストリームｚ′j を生じる。復号化機構の出力はモニ
ター９に印加されるアナログ画像信号ｘ′( ｔ) を供給
する。
ーを参照して本発明を詳細に説明する。この図面におい
て、テレビジョン信号を送信もしくは記憶する装置はコ
ード化機構２により構成され、且つテレビジョン信号を
受信する装置は復号化機構８により構成されている。コ
ード化機構は画像信号源１からアナログ画像信号ｘ(
ｔ) を受信し、且つ変調回路３を経て書き込みヘッド４
に印加される直列チャネルビットストリームｚj を供給
し、それによりこのチャネルビットストリームは磁気テ
ープ５上に記録される。元の画像信号を復元するために
読み取りヘッド６が存在し、それは磁気テープ上の情報
を電気信号に変換し、その電気信号は復調回路７での復
調の後、復号化機構８の入力に印加されるチャネルビッ
トストリームｚ′j を生じる。復号化機構の出力はモニ
ター９に印加されるアナログ画像信号ｘ′( ｔ) を供給
する。
【００２０】〔コード化機構〕コード化機構２におい
て、アナログ画像信号ｘ( ｔ) はＡ／Ｄ変換器21で適当
なサンプリング周波数ｆs でサンプルされる。このサン
プリング周波数は例えば輝度信号Ｙに対して13.5ＭHzで
あり、色差信号Ｕ及びＶに対して6.75ＭHzである。サン
プリング動作は各ピクセルに対して８ビット画像信号サ
ンプルｓ( ｎ) を生じる。これらの画像信号サンプルは
引き続いて順方向二次元離散余弦変換器（ＤＣＴ）22に
印加される。そのような変換器の多数の実例は例えば欧
州特許出願第EP 0 286 184号明細書のような文献に記載
され、従ってこの点に関して、８×８ピクセルの各サブ
画像に対して図２Ａに示された係数ブロックを変換器が
供給することを注意することで充分である。
て、アナログ画像信号ｘ( ｔ) はＡ／Ｄ変換器21で適当
なサンプリング周波数ｆs でサンプルされる。このサン
プリング周波数は例えば輝度信号Ｙに対して13.5ＭHzで
あり、色差信号Ｕ及びＶに対して6.75ＭHzである。サン
プリング動作は各ピクセルに対して８ビット画像信号サ
ンプルｓ( ｎ) を生じる。これらの画像信号サンプルは
引き続いて順方向二次元離散余弦変換器（ＤＣＴ）22に
印加される。そのような変換器の多数の実例は例えば欧
州特許出願第EP 0 286 184号明細書のような文献に記載
され、従ってこの点に関して、８×８ピクセルの各サブ
画像に対して図２Ａに示された係数ブロックを変換器が
供給することを注意することで充分である。
【００２１】そのようなブロックの係数はｙi,k により
示され、ここでｉ，ｋ＝０，１，２，....７である。係
数ｙ0,0 はＤＣ係数を表し、且つそれはサブ画像の平均
輝度Ｙあるいは色度Ｕ，Ｖの測度である。ｉ，ｋ≠０の
他の係数ｙi,k はＡＣ係数である。この係数はＤＣ係数
ｙ0,0 により連続的に読まれる。シーケンスは図２Ａの
矢印により示され、且つこの目的でアドレス語ＡＤ(
ｉ，ｋ) を発生し、それを変換器22に印加する制御回路
26により決定される。
示され、ここでｉ，ｋ＝０，１，２，....７である。係
数ｙ0,0 はＤＣ係数を表し、且つそれはサブ画像の平均
輝度Ｙあるいは色度Ｕ，Ｖの測度である。ｉ，ｋ≠０の
他の係数ｙi,k はＡＣ係数である。この係数はＤＣ係数
ｙ0,0 により連続的に読まれる。シーケンスは図２Ａの
矢印により示され、且つこの目的でアドレス語ＡＤ(
ｉ，ｋ) を発生し、それを変換器22に印加する制御回路
26により決定される。
【００２２】このようにして得られた係数の系列は量子
化回路23に印加される。この回路は係数ｙi,k に量子化
操作を行い、従って量子化係数＾ｙi,k （＾は図では文
字の上に位置している、以下同じ）が各係数ｙi,k につ
いて得られる。一般に、量子化は係数ブロック中の係数
の位置に依存している。この目的で、量子化回路23は係
数を受信するのみならず、対応するアドレス語ＡＤ(
ｉ，ｋ) も受信する。多数のＡＣ係数が小さい値を有し
ているから、多数の量子化係数＾ｙi,k は値零を有す
る。これに関して、これらの係数を零係数及び非零係数
として規定するのが一般的な方法である。量子化係数＾
ｙi,k の列は図２Ｂに示されている。
化回路23に印加される。この回路は係数ｙi,k に量子化
操作を行い、従って量子化係数＾ｙi,k （＾は図では文
字の上に位置している、以下同じ）が各係数ｙi,k につ
いて得られる。一般に、量子化は係数ブロック中の係数
の位置に依存している。この目的で、量子化回路23は係
数を受信するのみならず、対応するアドレス語ＡＤ(
ｉ，ｋ) も受信する。多数のＡＣ係数が小さい値を有し
ているから、多数の量子化係数＾ｙi,k は値零を有す
る。これに関して、これらの係数を零係数及び非零係数
として規定するのが一般的な方法である。量子化係数＾
ｙi,k の列は図２Ｂに示されている。
【００２３】通常の目標は、サブ画像が画像細部を含む
範囲に量子化を依存させることである。画像細部の量は
ＡＣ係数の値とそれらが表す空間周波数により決定され
る。量子化が画像細部の範囲に依存する量子化回路23の
一例は米国特許第4,398,217号明細書に記載されてい
る。ここで、係数ブロックのＡＣ係数はその各々が画像
細部クラスを表す多数の所定基準ブロックの対応する係
数と比較される。
範囲に量子化を依存させることである。画像細部の量は
ＡＣ係数の値とそれらが表す空間周波数により決定され
る。量子化が画像細部の範囲に依存する量子化回路23の
一例は米国特許第4,398,217号明細書に記載されてい
る。ここで、係数ブロックのＡＣ係数はその各々が画像
細部クラスを表す多数の所定基準ブロックの対応する係
数と比較される。
【００２４】最大に対応する基準ブロックは、どの画像
細部クラスがその係数ブロックに割り付けられるかを決
定する。そのブロックのＡＣ係数は、このようにして決
定されたクラスに依存して量子化される。画像細部クラ
スは分類コードＣの形で復号機構に送信される。８×８
ピクセルの対応するサブ画像に多くの画像細部が存在す
るから、Ｃは大きな値を有している。Ｃは今後２ビット
数であると仮定され、ここでＣ＝０は最小画像細部に対
応し、Ｃ＝３は最大画像細部に対応している。
細部クラスがその係数ブロックに割り付けられるかを決
定する。そのブロックのＡＣ係数は、このようにして決
定されたクラスに依存して量子化される。画像細部クラ
スは分類コードＣの形で復号機構に送信される。８×８
ピクセルの対応するサブ画像に多くの画像細部が存在す
るから、Ｃは大きな値を有している。Ｃは今後２ビット
数であると仮定され、ここでＣ＝０は最小画像細部に対
応し、Ｃ＝３は最大画像細部に対応している。
【００２５】量子化係数＾ｙi,k は引き続いて可変長コ
ード化（ＶＬＣ）回路24に印加され、該回路は、64個の
量子化係数＾ｙi,k の各係数ブロックの可変長コード化
を行い、且つそれらを可変長の一連のコードワードに変
換する。更に、ＶＬＣコード化回路は各コードワードに
長さＬＥＮを供給する。ＶＬＣコード化回路24のあり得
る実施例は欧州特許第EP 0 260 748号明細書に記載され
ている。この実施例において、明白なコードワードは直
接後続あるいは先行する零係数と共に、各非零係数を発
生する。ＶＬＣコード化回路はまた分類コードＣを量子
化回路23から受信し、このコードをコードワードとして
復号化機構に送信する。
ード化（ＶＬＣ）回路24に印加され、該回路は、64個の
量子化係数＾ｙi,k の各係数ブロックの可変長コード化
を行い、且つそれらを可変長の一連のコードワードに変
換する。更に、ＶＬＣコード化回路は各コードワードに
長さＬＥＮを供給する。ＶＬＣコード化回路24のあり得
る実施例は欧州特許第EP 0 260 748号明細書に記載され
ている。この実施例において、明白なコードワードは直
接後続あるいは先行する零係数と共に、各非零係数を発
生する。ＶＬＣコード化回路はまた分類コードＣを量子
化回路23から受信し、このコードをコードワードとして
復号化機構に送信する。
【００２６】１つの係数ブロックを他のものから区別す
るために、各係数ブロックはエンドオブブロック（ＥＯ
Ｂ）コードにより終端される。このＥＯＢコードは制御
回路26のＶＬＣコード化回路が最終アドレス語ＡＤ(
７，７) を受信するや否や供給される。ＤＣ係数を可変
長コード化するのではなく固定長コード化するのが有利
であることに注意すべきである。分類コードＣは固定長
を有している。
るために、各係数ブロックはエンドオブブロック（ＥＯ
Ｂ）コードにより終端される。このＥＯＢコードは制御
回路26のＶＬＣコード化回路が最終アドレス語ＡＤ(
７，７) を受信するや否や供給される。ＤＣ係数を可変
長コード化するのではなく固定長コード化するのが有利
であることに注意すべきである。分類コードＣは固定長
を有している。
【００２７】係数ブロックのコードワードはデータブロ
ックを構成する。この実施例において、ＶＬＣコード化
回路24はコードワードビットを直列に供給し、従ってビ
ットストリーム＾ｚj が得られる。データブロックに対
応するビットストリームは図２Ｃに示されている。この
図面から明らかなように、データブロックは、例えば２
ビットの固定長を有する分類コードＣ、例えば９ビット
の固定長を有するＤＣ係数、可変長コードワードＶ1,Ｖ
2,... Ｖn の可変数及び例えば５ビットの固定長を有す
るＥＯＢコードを連続的に含んでいる。
ックを構成する。この実施例において、ＶＬＣコード化
回路24はコードワードビットを直列に供給し、従ってビ
ットストリーム＾ｚj が得られる。データブロックに対
応するビットストリームは図２Ｃに示されている。この
図面から明らかなように、データブロックは、例えば２
ビットの固定長を有する分類コードＣ、例えば９ビット
の固定長を有するＤＣ係数、可変長コードワードＶ1,Ｖ
2,... Ｖn の可変数及び例えば５ビットの固定長を有す
るＥＯＢコードを連続的に含んでいる。
【００２８】前述の操作は輝度信号Ｙならびに色度信号
Ｕ及びＶに使用される。水平及び垂直方向の色度信号の
サンプル周波数が輝度信号のサンプル周波数の半分にな
る場合は、４つの輝度ブロックＹ毎に１つの色度ブロッ
クＵと１つの色度ブロックＶが得られる。この点に関
し、マクロブロックを語るのが一般的な方法である。そ
のようなマクロブロックは図３に象徴的に示されてい
る。
Ｕ及びＶに使用される。水平及び垂直方向の色度信号の
サンプル周波数が輝度信号のサンプル周波数の半分にな
る場合は、４つの輝度ブロックＹ毎に１つの色度ブロッ
クＵと１つの色度ブロックＶが得られる。この点に関
し、マクロブロックを語るのが一般的な方法である。そ
のようなマクロブロックは図３に象徴的に示されてい
る。
【００２９】一群のデータブロックのコードワードとそ
れらの各長さＬＥＮは、引き続いてチャネルビットスト
リームｚj を形成するフォーマット回路25に印加され
る。フォーマット回路については今後詳細に説明する。
れらの各長さＬＥＮは、引き続いてチャネルビットスト
リームｚj を形成するフォーマット回路25に印加され
る。フォーマット回路については今後詳細に説明する。
【００３０】〔フォーマット回路〕図４はフォーマット
回路25の一実施例を図式的に示している。該回路はバッ
ファメモリ251 、分配スイッチ252 、第１メモリ253 、
第２メモリ254 、及び多重スイッチ255 を具えている。
以後、第１メモリ253 はＭＩＤメモリ（Most Important
Data memory）と称する。以後、第２メモリ254 はＯＶ
Ｆメモリ（overflowmemory ）と称する。第１制御回路2
56 はバッファ251 と組合わされ、分配スイッチ252 を
制御し、且つＭＩＤメモリに書き込みアドレスを供給す
る。第２制御回路257 は多重スイッチ255 を制御し、且
つＭＩＤメモリに読み取りアドレスを供給する。
回路25の一実施例を図式的に示している。該回路はバッ
ファメモリ251 、分配スイッチ252 、第１メモリ253 、
第２メモリ254 、及び多重スイッチ255 を具えている。
以後、第１メモリ253 はＭＩＤメモリ（Most Important
Data memory）と称する。以後、第２メモリ254 はＯＶ
Ｆメモリ（overflowmemory ）と称する。第１制御回路2
56 はバッファ251 と組合わされ、分配スイッチ252 を
制御し、且つＭＩＤメモリに書き込みアドレスを供給す
る。第２制御回路257 は多重スイッチ255 を制御し、且
つＭＩＤメモリに読み取りアドレスを供給する。
【００３１】第１制御回路256 はバッファ251 に記憶さ
れたデータブロックの群のコードワードをメモリ253 と
254 の間に分配するよう構成される。一群の12個のデー
タブロックが毎回処理されるものと今後仮定する。これ
らの12個のデータブロックはＤＢ1,....ＤＢ12として規
定され、且つ２つの隣接マクロブロックを含むダブルマ
クロブロックに対応する（図３参照）。
れたデータブロックの群のコードワードをメモリ253 と
254 の間に分配するよう構成される。一群の12個のデー
タブロックが毎回処理されるものと今後仮定する。これ
らの12個のデータブロックはＤＢ1,....ＤＢ12として規
定され、且つ２つの隣接マクロブロックを含むダブルマ
クロブロックに対応する（図３参照）。
【００３２】ＭＩＤメモリは図５Ａに示されたような配
置を有している。それは128 バイト長であり、且つステ
ータス情報を記憶する第１バイトＳＴＡ、固定長コード
ワードを記憶する24バイトの長さを有するセクションＦ
Ｌ、低周波ＡＣ係数を表す可変長コードワードを記憶す
るセクションＬＡＣ、及び他の可変長コードワードを記
憶する残りのセクションＨＡＣを含む。ＬＡＣセクショ
ンの大きさは各ダブルマクロブロックに対して制御回路
256 により決定される。
置を有している。それは128 バイト長であり、且つステ
ータス情報を記憶する第１バイトＳＴＡ、固定長コード
ワードを記憶する24バイトの長さを有するセクションＦ
Ｌ、低周波ＡＣ係数を表す可変長コードワードを記憶す
るセクションＬＡＣ、及び他の可変長コードワードを記
憶する残りのセクションＨＡＣを含む。ＬＡＣセクショ
ンの大きさは各ダブルマクロブロックに対して制御回路
256 により決定される。
【００３３】更に特定すると、各データブロックＤＢi
のＬＡＣセクションは、データブロックＤＢi の分類コ
ードＣに依存する長さＬi を有するメモリセクションを
含む。既に前に述べたように、Ｃは対応するサブ画像の
画像細部の範囲に依存して、値０....３を取る。制御回
路において、長さＬはＣの各値に対して固定されてい
る。この例ではＣ＝０に対する長さは２バイトであり、
Ｃ＝１に対しては３バイトであり、Ｃ＝２に対しては４
バイトであり、そしてＣ＝３に対しては６バイトであ
る。
のＬＡＣセクションは、データブロックＤＢi の分類コ
ードＣに依存する長さＬi を有するメモリセクションを
含む。既に前に述べたように、Ｃは対応するサブ画像の
画像細部の範囲に依存して、値０....３を取る。制御回
路において、長さＬはＣの各値に対して固定されてい
る。この例ではＣ＝０に対する長さは２バイトであり、
Ｃ＝１に対しては３バイトであり、Ｃ＝２に対しては４
バイトであり、そしてＣ＝３に対しては６バイトであ
る。
【００３４】制御回路256 の動作を図６に示したフロー
チャートを参照して説明する。ステップ60において、ダ
ブルマクロブロックを処理する操作が初期化される。こ
の初期化ステップにおいて、制御回路はメモリバッファ
251 から12個のデータブロックの分類コードＣを読み取
り、対応する長さＬi を合算する。このようにして得ら
れた和は、ＭＩＤメモリの長さＮLAC のＬＡＣセクショ
ンを構成する。更に、制御回路はＨＡＣセクションの残
りの長さＮHAC を固定する。
チャートを参照して説明する。ステップ60において、ダ
ブルマクロブロックを処理する操作が初期化される。こ
の初期化ステップにおいて、制御回路はメモリバッファ
251 から12個のデータブロックの分類コードＣを読み取
り、対応する長さＬi を合算する。このようにして得ら
れた和は、ＭＩＤメモリの長さＮLAC のＬＡＣセクショ
ンを構成する。更に、制御回路はＨＡＣセクションの残
りの長さＮHAC を固定する。
【００３５】引き続いて、この回路は、ＭＩＤメモリの
ＬＡＣセクション及びＨＡＣセクション内のビット位置
をそれぞれ表す２つのメモリアドレスｎL 及びｎH を初
期化する。双方のアドレスは初期値０を有している。更
に、論理値０がステータスバイトＳＴＡの１つのビット
に割り当てられる（図５Ａ参照）。このステータスビッ
トの意味については更に詳細に説明する。
ＬＡＣセクション及びＨＡＣセクション内のビット位置
をそれぞれ表す２つのメモリアドレスｎL 及びｎH を初
期化する。双方のアドレスは初期値０を有している。更
に、論理値０がステータスバイトＳＴＡの１つのビット
に割り当てられる（図５Ａ参照）。このステータスビッ
トの意味については更に詳細に説明する。
【００３６】この初期化の後で、データブロックＤＢi
の連続コードワード（図２Ｃ参照）はバッファメモリ25
1 からメモリＭＩＤあるいはＯＶＦの１つに転送され
る。ステップ61において、制御回路はＭＩＤメモリのＦ
Ｌセクションの所定の固定位置に最初の２つのコードワ
ード（固定長の分類コードＣとＤＣ係数）を記憶する。
プロセス62において、データブロックＤＢi の多数の可
変長コードワードは引き続いてＭＩＤメモリのＬＡＣセ
クションに記憶される。これは以下のようにして実現さ
れる。コードワードＶが読み取られ（ステップ621 ）、
ステップ622 においてそれがＬＡＣセクションにビット
位置ｎL から記憶される。引き続いて、ビット位置ｎL
は記憶コードワードの長さＬＥＮだけ繰上げられる。
の連続コードワード（図２Ｃ参照）はバッファメモリ25
1 からメモリＭＩＤあるいはＯＶＦの１つに転送され
る。ステップ61において、制御回路はＭＩＤメモリのＦ
Ｌセクションの所定の固定位置に最初の２つのコードワ
ード（固定長の分類コードＣとＤＣ係数）を記憶する。
プロセス62において、データブロックＤＢi の多数の可
変長コードワードは引き続いてＭＩＤメモリのＬＡＣセ
クションに記憶される。これは以下のようにして実現さ
れる。コードワードＶが読み取られ（ステップ621 ）、
ステップ622 においてそれがＬＡＣセクションにビット
位置ｎL から記憶される。引き続いて、ビット位置ｎL
は記憶コードワードの長さＬＥＮだけ繰上げられる。
【００３７】ステップ623 において、記憶コードワード
がＥＯＢコードであるかどうか、あるいはメモリセクシ
ョンの終わりがコードワードの記憶により限界を越えた
かどうかが引き続いて確かめられる。メモリセクション
の終わりはこれまで処理されたデータブロックＤ
Ｂ1 ....ＤＢi の分類コードＣに対応する長さＬi の和
によって決定される。メモリセクションの終わりが限界
を越えず、且つ、記憶コードワードがＥＯＢコードでな
いときは、回路はステップ621 に戻り、次のコードワー
ドをメモリセクションに記憶する。
がＥＯＢコードであるかどうか、あるいはメモリセクシ
ョンの終わりがコードワードの記憶により限界を越えた
かどうかが引き続いて確かめられる。メモリセクション
の終わりはこれまで処理されたデータブロックＤ
Ｂ1 ....ＤＢi の分類コードＣに対応する長さＬi の和
によって決定される。メモリセクションの終わりが限界
を越えず、且つ、記憶コードワードがＥＯＢコードでな
いときは、回路はステップ621 に戻り、次のコードワー
ドをメモリセクションに記憶する。
【００３８】このような方法で、長さＬi を持つＬＡＣ
セクションの各メモリセクションは、対応するデータブ
ロックＤＢi の可変長コードワードＶ1 ，Ｖ2 等（図２
Ｃ参照）により可能な限り埋められる。これらのコード
ワードはこのブロックの最上桁位ＡＣ係数を表してい
る。
セクションの各メモリセクションは、対応するデータブ
ロックＤＢi の可変長コードワードＶ1 ，Ｖ2 等（図２
Ｃ参照）により可能な限り埋められる。これらのコード
ワードはこのブロックの最上桁位ＡＣ係数を表してい
る。
【００３９】前述のことから明らかなように、メモリセ
クションに最後に記憶されたコードワードはこのメモリ
セクションの終わり（整数バイトで表現された）を超え
る。但し１つの例外が存在する。最終データブロックＤ
Ｂ12のコードワードはＬＡＣセクションの長さを超えて
はならない。これは最終データブロックＤＢ12の各コー
ドワードに対してこのコードワードがＬＡＣセクション
に完全に記憶されるかどうか（ステップ625 ）を確かめ
る（ステップ624 ）ことにより達成される。コードワー
ドが適合しないときは、ＬＡＣセクションはステップ62
6 でダミービットにより満たされる。
クションに最後に記憶されたコードワードはこのメモリ
セクションの終わり（整数バイトで表現された）を超え
る。但し１つの例外が存在する。最終データブロックＤ
Ｂ12のコードワードはＬＡＣセクションの長さを超えて
はならない。これは最終データブロックＤＢ12の各コー
ドワードに対してこのコードワードがＬＡＣセクション
に完全に記憶されるかどうか（ステップ625 ）を確かめ
る（ステップ624 ）ことにより達成される。コードワー
ドが適合しないときは、ＬＡＣセクションはステップ62
6 でダミービットにより満たされる。
【００４０】データブロックＤＢi の最も重要な可変長
コードワードがＬＡＣセクションの対応メモリセクショ
ンに記憶された後、このデータブロックの他のコードワ
ードが記憶される。この操作はプロセス63で起きる。こ
のプロセスのステップ631 において、データブロックＤ
Ｂi の引き続くコードワードＶが読み取られる。ステッ
プ632 において、ステータスビットＳＴＡが論理値０を
有するかどうかが確かめられる。この値によって、ステ
ータスビットはコードワードがＭＩＤメモリのＨＡＣセ
クションに記憶されることを示す。分配スイッチ252 は
図４に示された位置にある。まだステータスビットは値
０を有する。
コードワードがＬＡＣセクションの対応メモリセクショ
ンに記憶された後、このデータブロックの他のコードワ
ードが記憶される。この操作はプロセス63で起きる。こ
のプロセスのステップ631 において、データブロックＤ
Ｂi の引き続くコードワードＶが読み取られる。ステッ
プ632 において、ステータスビットＳＴＡが論理値０を
有するかどうかが確かめられる。この値によって、ステ
ータスビットはコードワードがＭＩＤメモリのＨＡＣセ
クションに記憶されることを示す。分配スイッチ252 は
図４に示された位置にある。まだステータスビットは値
０を有する。
【００４１】ステップ633 において、コードワードＶが
ＭＩＤメモリのＨＡＣセクションに適合するかどうかが
引き続き確かめられる。適合する場合は、コードワード
はステップ634 でビット位置ｎH からこのセクションに
記憶される。引き続いて、ビット位置ｎH は記憶コード
ワードの長さＬＥＮだけ繰上げられる。ステップ635に
おいて、記憶コードワードがＥＯＢコードであるかどう
かが確かめられる。そうでない場合は、引き続くコード
ワードが読み取られる（ステップ631 ）。ＥＯＢコード
であり、そしてすべてのデータブロックが処理されない
場合（ステップ636 ）は、制御回路はステップ61に戻り
引き続くデータブロックを処理する。
ＭＩＤメモリのＨＡＣセクションに適合するかどうかが
引き続き確かめられる。適合する場合は、コードワード
はステップ634 でビット位置ｎH からこのセクションに
記憶される。引き続いて、ビット位置ｎH は記憶コード
ワードの長さＬＥＮだけ繰上げられる。ステップ635に
おいて、記憶コードワードがＥＯＢコードであるかどう
かが確かめられる。そうでない場合は、引き続くコード
ワードが読み取られる（ステップ631 ）。ＥＯＢコード
であり、そしてすべてのデータブロックが処理されない
場合（ステップ636 ）は、制御回路はステップ61に戻り
引き続くデータブロックを処理する。
【００４２】このような方法で、データブロックのすべ
ての他のコードワードがＭＩＤメモリのＨＡＣセクショ
ンに連続的に記憶され、それはステップ633 において当
該コードワードがもはやＨＡＣセクションにおいて完全
には適合しなくなるまで行われる。その場合、ステップ
637 が実行される。このステップで、コードワードはこ
のセクションに適合する限りＨＡＣセクションに記憶さ
れる。この適合する部分は図６ではＶL により示され
る。
ての他のコードワードがＭＩＤメモリのＨＡＣセクショ
ンに連続的に記憶され、それはステップ633 において当
該コードワードがもはやＨＡＣセクションにおいて完全
には適合しなくなるまで行われる。その場合、ステップ
637 が実行される。このステップで、コードワードはこ
のセクションに適合する限りＨＡＣセクションに記憶さ
れる。この適合する部分は図６ではＶL により示され
る。
【００４３】引き続いて制御回路は分配スイッチ252
（図４参照）を他の位置に置く。それ故、コードワード
の他のビット（ＶR ）はＯＶＦメモリに記憶される。更
に、論理値１がステータスビットＳＴＡに割り付けられ
る。その結果、データブロックのすべての引き続くコー
ドワードはステップ638 でＯＶＦメモリに記憶される。
このようにしてこのＯＶＦメモリはもはやＭＩＤメモリ
に適合しないデータのバッファを構成する。このデータ
は余剰データと規定される。
（図４参照）を他の位置に置く。それ故、コードワード
の他のビット（ＶR ）はＯＶＦメモリに記憶される。更
に、論理値１がステータスビットＳＴＡに割り付けられ
る。その結果、データブロックのすべての引き続くコー
ドワードはステップ638 でＯＶＦメモリに記憶される。
このようにしてこのＯＶＦメモリはもはやＭＩＤメモリ
に適合しないデータのバッファを構成する。このデータ
は余剰データと規定される。
【００４４】図６のステップ627 と636 を説明する。こ
れらのステップにおいて、最終データブロックＤＢ12の
ＥＯＢコードが処理されたかどうかが確かめられる。そ
の場合、２つのメモリＭＩＤとＯＶＦの間のコードワー
ドの分配が終了する。制御回路はステータスビットＳＴ
Ａが論理値０を維持したかどうかをステップ64でチェッ
クする。12個のデータブロックはＭＩＤメモリに完全に
記憶され、ＯＶＦメモリへの余剰データの記憶は起きな
い。その場合、ＭＩＤメモリのなお残るスペースの開始
アドレスはステップ65でのビット位置ｎH に基づいて計
算される。整数のバイトに上に丸められたこの開始アド
レスは、ＭＩＤメモリの最終メモリ位置にポインターＰ
の形で記憶される。最終コードワードと丸められた開始
アドレスとの間の残りのスペースはダミービットで埋め
られる。
れらのステップにおいて、最終データブロックＤＢ12の
ＥＯＢコードが処理されたかどうかが確かめられる。そ
の場合、２つのメモリＭＩＤとＯＶＦの間のコードワー
ドの分配が終了する。制御回路はステータスビットＳＴ
Ａが論理値０を維持したかどうかをステップ64でチェッ
クする。12個のデータブロックはＭＩＤメモリに完全に
記憶され、ＯＶＦメモリへの余剰データの記憶は起きな
い。その場合、ＭＩＤメモリのなお残るスペースの開始
アドレスはステップ65でのビット位置ｎH に基づいて計
算される。整数のバイトに上に丸められたこの開始アド
レスは、ＭＩＤメモリの最終メモリ位置にポインターＰ
の形で記憶される。最終コードワードと丸められた開始
アドレスとの間の残りのスペースはダミービットで埋め
られる。
【００４５】図５ＢはＭＩＤメモリ中のダブルマクロブ
ロックのコードワードの分布の第１の例を示している。
分類コードＣと12個のデータブロックのＤＣ係数はＦＬ
セクションの固定位置にある。ＬＡＣセクションの第１
メモリセクション（長さＬ1を持つ）はＤＢ1 の可変長
コードワードＶ1 ，Ｖ2 及びＶ3 を収容し、ここでＶ3
は長さＬ1 を超えている。第２メモリセクションはＥＯ
Ｂコードを含めてＤＢ 2 のすべてのコードワードを収容
したように見える。それ故、第３データブロックＤＢ3
の第１コードワードＶ1 は第２メモリセクションで既に
開始できる。最終データブロックＤＢ12のＶ1 ....Ｖ4
はＬＡＣセクションに記憶される。
ロックのコードワードの分布の第１の例を示している。
分類コードＣと12個のデータブロックのＤＣ係数はＦＬ
セクションの固定位置にある。ＬＡＣセクションの第１
メモリセクション（長さＬ1を持つ）はＤＢ1 の可変長
コードワードＶ1 ，Ｖ2 及びＶ3 を収容し、ここでＶ3
は長さＬ1 を超えている。第２メモリセクションはＥＯ
Ｂコードを含めてＤＢ 2 のすべてのコードワードを収容
したように見える。それ故、第３データブロックＤＢ3
の第１コードワードＶ1 は第２メモリセクションで既に
開始できる。最終データブロックＤＢ12のＶ1 ....Ｖ4
はＬＡＣセクションに記憶される。
【００４６】コードワードＶ5 はこのセクションを超え
ている。ＬＡＣセクションがダミービットで満たされる
ことを陰影をつけた領域により示している。議論を完全
にするために、各メモリセクションの長さＬi がＦＬセ
クションの対応分類コードＣの値に直接連結されること
をもう一度注意すべきである。ＨＡＣセクションはＤＢ
1 のＶ4 ....ＶN とＥＯＢから開始する他のコードワー
ドで埋められる。12個のデータブロックは、すべてのコ
ードワードがＭＩＤメモリに適合しない全長を有してい
るように見える。このことは論理値１を有するステータ
スビットＳＴＡにより示される。余剰データは先行のダ
ブルマクロブロックの余剰データに隣接してＯＶＦメモ
リに記憶される。
ている。ＬＡＣセクションがダミービットで満たされる
ことを陰影をつけた領域により示している。議論を完全
にするために、各メモリセクションの長さＬi がＦＬセ
クションの対応分類コードＣの値に直接連結されること
をもう一度注意すべきである。ＨＡＣセクションはＤＢ
1 のＶ4 ....ＶN とＥＯＢから開始する他のコードワー
ドで埋められる。12個のデータブロックは、すべてのコ
ードワードがＭＩＤメモリに適合しない全長を有してい
るように見える。このことは論理値１を有するステータ
スビットＳＴＡにより示される。余剰データは先行のダ
ブルマクロブロックの余剰データに隣接してＯＶＦメモ
リに記憶される。
【００４７】図５ＣはＭＩＤメモリ中のダブルマクロブ
ロックのコードワードの分布の第２の例を示している。
この例では、12個のデータブロックのすべてのコードワ
ードはメモリに収容される。従ってステータスビットは
値０を有し、且つポインターＰはメモリのＨＡＣセクシ
ョンのなお空のスペースの開始アドレスを指示する。最
終コードワードと、Ｐにより決定されたバイト限界との
間のスペースがダミービットにより埋められることを陰
影をつけた領域により示している。
ロックのコードワードの分布の第２の例を示している。
この例では、12個のデータブロックのすべてのコードワ
ードはメモリに収容される。従ってステータスビットは
値０を有し、且つポインターＰはメモリのＨＡＣセクシ
ョンのなお空のスペースの開始アドレスを指示する。最
終コードワードと、Ｐにより決定されたバイト限界との
間のスペースがダミービットにより埋められることを陰
影をつけた領域により示している。
【００４８】図４に戻ると、メモリＭＩＤとＯＶＦに記
憶されたデータは、第２制御回路257 の制御の下で、多
重スイッチ255 により送信すべきチャネルビットストリ
ームｚj に結合されるように見える。この第２制御回路
の動作は図７に示されるフローチャートを参照して説明
する。
憶されたデータは、第２制御回路257 の制御の下で、多
重スイッチ255 により送信すべきチャネルビットストリ
ームｚj に結合されるように見える。この第２制御回路
の動作は図７に示されるフローチャートを参照して説明
する。
【００４９】ステップ71において、制御回路はステータ
スビットＳＴＡをＭＩＤメモリに読み込む。ステップ72
において、ステータスビットＳＴＡが論理値１を有する
かどうかが確かめられる。ＹＥＳの場合は、ＭＩＤメモ
リはダブルマクロブロックのデータで完全に埋められ
る。ステップ73において、ＭＩＤメモリの128 バイトは
多重スイッチを介して出力に印加される。ステータスビ
ットが論理値０を有する場合は、この回路は値Ｐをステ
ップ74でＭＩＤメモリに書き込む。引き続いて、ステッ
プ75において、回路はＭＩＤメモリからの最初のＰバイ
ト、ＯＶＦメモリからの127-Ｐバイト及びＰそれ自身の
値の１バイトを出力に印加する。
スビットＳＴＡをＭＩＤメモリに読み込む。ステップ72
において、ステータスビットＳＴＡが論理値１を有する
かどうかが確かめられる。ＹＥＳの場合は、ＭＩＤメモ
リはダブルマクロブロックのデータで完全に埋められ
る。ステップ73において、ＭＩＤメモリの128 バイトは
多重スイッチを介して出力に印加される。ステータスビ
ットが論理値０を有する場合は、この回路は値Ｐをステ
ップ74でＭＩＤメモリに書き込む。引き続いて、ステッ
プ75において、回路はＭＩＤメモリからの最初のＰバイ
ト、ＯＶＦメモリからの127-Ｐバイト及びＰそれ自身の
値の１バイトを出力に印加する。
【００５０】このようにして、128 バイトのチャネルブ
ロックは各ダブルマクロブロックに送信される。そのよ
うなチャネルブロックの分割は図５Ｂと図５Ｃから明ら
かであり、別に説明する必要はない。図５Ｃに示された
「空き」スペースは他のダブルマクロブロックから一般
に発生する余剰データによる送信で埋められることのみ
を注意すべきである。とにかく各チャネルブロックは２
つの対応マクロブロックの画像細部の所定の範囲を表し
ているコードワードを含んでいることを強調すべきであ
る。図５Ｂと図５Ｃから明らかなように、ポインターＰ
は本当に必要な場合には送信スペースのみを占有してい
る。チャネルブロックに余剰データが存在しないなら、
当該バイトはコードワードの送信に利用できる。
ロックは各ダブルマクロブロックに送信される。そのよ
うなチャネルブロックの分割は図５Ｂと図５Ｃから明ら
かであり、別に説明する必要はない。図５Ｃに示された
「空き」スペースは他のダブルマクロブロックから一般
に発生する余剰データによる送信で埋められることのみ
を注意すべきである。とにかく各チャネルブロックは２
つの対応マクロブロックの画像細部の所定の範囲を表し
ているコードワードを含んでいることを強調すべきであ
る。図５Ｂと図５Ｃから明らかなように、ポインターＰ
は本当に必要な場合には送信スペースのみを占有してい
る。チャネルブロックに余剰データが存在しないなら、
当該バイトはコードワードの送信に利用できる。
【００５１】〔復号化機構〕復号化機構８（図１参照）
において、受信チャネルビットストリームｚ′j は、デ
フォーマット回路81、可変長復号回路82、逆量子化回路
83、逆ＤＣＴ回路84及びＤ／Ａ変換器85を順次進行す
る。デフォーマット回路81は更に詳細に説明する。他の
回路は一般に既知であり、これ以上説明しない。
において、受信チャネルビットストリームｚ′j は、デ
フォーマット回路81、可変長復号回路82、逆量子化回路
83、逆ＤＣＴ回路84及びＤ／Ａ変換器85を順次進行す
る。デフォーマット回路81は更に詳細に説明する。他の
回路は一般に既知であり、これ以上説明しない。
【００５２】〔デフォーマット回路〕図８に図式的に示
されたデフォーマット回路81は、フォーマット回路25
（図４参照）と同じ構造を有している。この回路はチャ
ネルブロックバッファ811 、分配スイッチ812 、第１メ
モリ813 、第２メモリ814 及び多重スイッチ815 を具え
ている。２つのメモリ813 及び814 は今後ＭＩＤメモリ
及びＯＶＦメモリとそれぞれ規定される。第１制御回路
816 はチャネルブロックバッファ811 と組合わされ、分
配スイッチ812 を制御し、且つＭＩＤメモリに書き込み
アドレスを供給する。第２制御回路817 はＭＩＤメモリ
に読み取りアドレスを供給し、且つ多重スイッチ815 を
制御する。それはまた可変長復号器82（図１参照）にも
連結されている。
されたデフォーマット回路81は、フォーマット回路25
（図４参照）と同じ構造を有している。この回路はチャ
ネルブロックバッファ811 、分配スイッチ812 、第１メ
モリ813 、第２メモリ814 及び多重スイッチ815 を具え
ている。２つのメモリ813 及び814 は今後ＭＩＤメモリ
及びＯＶＦメモリとそれぞれ規定される。第１制御回路
816 はチャネルブロックバッファ811 と組合わされ、分
配スイッチ812 を制御し、且つＭＩＤメモリに書き込み
アドレスを供給する。第２制御回路817 はＭＩＤメモリ
に読み取りアドレスを供給し、且つ多重スイッチ815 を
制御する。それはまた可変長復号器82（図１参照）にも
連結されている。
【００５３】第１制御回路816 はメモリＭＩＤとＯＶＦ
の間の各チャネルブロックのデータの分配に適用され
る。この分配動作は図９に示されたフローチャートを参
照して説明する。ステップ91においてステータスビット
ＳＴＡが読み取られ、且つステップ92においてステータ
スビットが論理値１を有するかどうかが確かめられる。
ＹＥＳの場合は、完全なチャネルブロックがステップ93
で分配スイッチを介してＭＩＤメモリに記憶される。ス
テータスビットが論理値０を有する場合は、回路はステ
ップ94で値Ｐを読み取る。
の間の各チャネルブロックのデータの分配に適用され
る。この分配動作は図９に示されたフローチャートを参
照して説明する。ステップ91においてステータスビット
ＳＴＡが読み取られ、且つステップ92においてステータ
スビットが論理値１を有するかどうかが確かめられる。
ＹＥＳの場合は、完全なチャネルブロックがステップ93
で分配スイッチを介してＭＩＤメモリに記憶される。ス
テータスビットが論理値０を有する場合は、回路はステ
ップ94で値Ｐを読み取る。
【００５４】引き続いて、回路はＭＩＤメモリにＰバイ
トを書き込み、且つ他のデータをＯＶＦメモリに書き込
む。この分配動作の後で、ＭＩＤメモリは対応するダブ
ルマクロブロックのコードワードを含む。これらのコー
ドワードが記憶される方法は図５Ｂあるいは図５Ｃと完
全に一致する。このようにＭＩＤメモリは、24バイトの
ＦＬセクション、長さＬi の12個のメモリセクションを
具備するＬＡＣセクション、及び残りのＨＡＣセクショ
ンを有している。ＯＶＦメモリ中のデータは他のマクロ
ブロックの余剰データである。
トを書き込み、且つ他のデータをＯＶＦメモリに書き込
む。この分配動作の後で、ＭＩＤメモリは対応するダブ
ルマクロブロックのコードワードを含む。これらのコー
ドワードが記憶される方法は図５Ｂあるいは図５Ｃと完
全に一致する。このようにＭＩＤメモリは、24バイトの
ＦＬセクション、長さＬi の12個のメモリセクションを
具備するＬＡＣセクション、及び残りのＨＡＣセクショ
ンを有している。ＯＶＦメモリ中のデータは他のマクロ
ブロックの余剰データである。
【００５５】このようにしてチャネルブロックが分離さ
れた後、ダブルマクロブロックのコードワードとその可
変長復号化との再結合が続く。これは第２制御回路817
の制御の下で実行される。第２制御回路817 の動作は図
１０に示されたフローチャートを参照して説明される。
連続コードワードは、多重スイッチ815 （図８参照）を
介してＭＩＤメモリからまず読み取られ、且つ可変長復
号回路82に印加される。図５Ｂと図５Ｃから明らかなよ
うに、分類コードＣと12個のデータブロックのＤＣ係数
が最初に関係する。ステップ101 において、それらは可
変長復号回路により対応する係数ブロックに記憶され
る。分類コードＣの読み取りの間に、制御回路は各ＬＡ
Ｃメモリセクションの長さＬi 、ＬＡＣセクションの全
長ＮLAC 及びＨＡＣセクションの残りの長さＮHAC も決
定する。
れた後、ダブルマクロブロックのコードワードとその可
変長復号化との再結合が続く。これは第２制御回路817
の制御の下で実行される。第２制御回路817 の動作は図
１０に示されたフローチャートを参照して説明される。
連続コードワードは、多重スイッチ815 （図８参照）を
介してＭＩＤメモリからまず読み取られ、且つ可変長復
号回路82に印加される。図５Ｂと図５Ｃから明らかなよ
うに、分類コードＣと12個のデータブロックのＤＣ係数
が最初に関係する。ステップ101 において、それらは可
変長復号回路により対応する係数ブロックに記憶され
る。分類コードＣの読み取りの間に、制御回路は各ＬＡ
Ｃメモリセクションの長さＬi 、ＬＡＣセクションの全
長ＮLAC 及びＨＡＣセクションの残りの長さＮHAC も決
定する。
【００５６】引き続いて、連続コードワードＶはプロセ
ス102 でＬＡＣセクションから読み取られる。このプロ
セスは図１１に更に示されている。ステップ1021におい
て、データブロックカウンターｉとビット位置カウンタ
ーｎが初期化される。引き続いて各コードワードが読み
取られ、且つ可変長復号器に印加される（ステップ102
2）。ステップ1023において、ＬＡＣセクションの終わ
りに到達したかどうかが確かめられる。まだ到達してい
ない場合は次のようになる。読み取られたコードワード
Ｖは１つ以上のＡＣ係数を表す。
ス102 でＬＡＣセクションから読み取られる。このプロ
セスは図１１に更に示されている。ステップ1021におい
て、データブロックカウンターｉとビット位置カウンタ
ーｎが初期化される。引き続いて各コードワードが読み
取られ、且つ可変長復号器に印加される（ステップ102
2）。ステップ1023において、ＬＡＣセクションの終わ
りに到達したかどうかが確かめられる。まだ到達してい
ない場合は次のようになる。読み取られたコードワード
Ｖは１つ以上のＡＣ係数を表す。
【００５７】ステップ1024において、これらの係数＾ｙ
i,k が可変長復号器により復号され、且つ対応係数ブロ
ックに記憶される。引き続いてステップ1025において、
現行のＬＡＣメモリセクションの限界ΣＬi が超過され
たかどうか、あるいは復号されたコードワードがＥＯＢ
コードであったかどうかが確かめられる。ＹＥＳの場合
は、データブロックカウンターｉは引き続くコードワー
ドが引き続くデータブロックＤＢi から発生したことを
示すように１だけ増加される（ステップ1026）。
i,k が可変長復号器により復号され、且つ対応係数ブロ
ックに記憶される。引き続いてステップ1025において、
現行のＬＡＣメモリセクションの限界ΣＬi が超過され
たかどうか、あるいは復号されたコードワードがＥＯＢ
コードであったかどうかが確かめられる。ＹＥＳの場合
は、データブロックカウンターｉは引き続くコードワー
ドが引き続くデータブロックＤＢi から発生したことを
示すように１だけ増加される（ステップ1026）。
【００５８】引き続いて次のコードワードが読み取られ
る。ステップ1023ですべてのコードワードがＬＡＣセク
ションに書き込まれたことが決定されると、直ちにプロ
セス102 から出る。このことは、コードワードが可変長
復号器により復号される前に、コードワードの読み取り
の間にビット位置カウンターｎが長さＮLAC を超える場
合である。
る。ステップ1023ですべてのコードワードがＬＡＣセク
ションに書き込まれたことが決定されると、直ちにプロ
セス102 から出る。このことは、コードワードが可変長
復号器により復号される前に、コードワードの読み取り
の間にビット位置カウンターｎが長さＮLAC を超える場
合である。
【００５９】回路は、他のコードワードがＨＡＣセクシ
ョンから読み取られるプロセス103（図１０参照）を続
ける。このプロセスは図１２に更に示される。ステップ
1031において、データブロックカウンターｉとビット位
置カウンターｎは再初期化される。このとき、ビット位
置カウンターはＭＩＤメモリのＨＡＣセクションの位置
を指示する。更に、このステップにおいて論理値０はル
ーティングビットＲに割り当てられる。このルーティン
グビットは多重スイッチ815 （図８参照）の位置を制御
する。
ョンから読み取られるプロセス103（図１０参照）を続
ける。このプロセスは図１２に更に示される。ステップ
1031において、データブロックカウンターｉとビット位
置カウンターｎは再初期化される。このとき、ビット位
置カウンターはＭＩＤメモリのＨＡＣセクションの位置
を指示する。更に、このステップにおいて論理値０はル
ーティングビットＲに割り当てられる。このルーティン
グビットは多重スイッチ815 （図８参照）の位置を制御
する。
【００６０】ＭＩＤメモリはＲ＝０に対して選択され、
且つＯＶＦメモリはＲ＝１に対して選択される。ステッ
プ1032においては、選択されたメモリからコードワード
が読み取られる。それは、ここではまだＭＩＤメモリで
ある。ステップ1033において、ＨＡＣセクションの限界
に達したかどうかが確かめられる。ＮＯの場合は、ＨＡ
Ｃセクションは完全なコードワードＶを供給する。ＹＥ
Ｓの場合は、それはＭＩＤメモリにもはや完全に収容さ
れないコードワードである。
且つＯＶＦメモリはＲ＝１に対して選択される。ステッ
プ1032においては、選択されたメモリからコードワード
が読み取られる。それは、ここではまだＭＩＤメモリで
ある。ステップ1033において、ＨＡＣセクションの限界
に達したかどうかが確かめられる。ＮＯの場合は、ＨＡ
Ｃセクションは完全なコードワードＶを供給する。ＹＥ
Ｓの場合は、それはＭＩＤメモリにもはや完全に収容さ
れないコードワードである。
【００６１】ステップ1034において、ルーティングビッ
トは値１を獲得し、従って多重スイッチは他の位置に置
かれる。コードワードの残りならびに引き続く任意のコ
ードワードがＯＶＦメモリから読み取られる。このよう
に読み取られたコードワードＶは可変長復号器によりス
テップ1035で復号され、且つ係数＾ｙi,k として対応す
る係数ブロックに記憶される。
トは値１を獲得し、従って多重スイッチは他の位置に置
かれる。コードワードの残りならびに引き続く任意のコ
ードワードがＯＶＦメモリから読み取られる。このよう
に読み取られたコードワードＶは可変長復号器によりス
テップ1035で復号され、且つ係数＾ｙi,k として対応す
る係数ブロックに記憶される。
【００６２】ステップ1036において、復号されたコード
ワードがＥＯＢコードであるかどうかが確かめられる。
ＮＯの場合は、引き続くコードワードが読み取られる。
ＹＥＳの場合は、データブロックカウンターｉは１だけ
まず増加される（ステップ1038）。このようにしてダブ
ルマクロブロックのすべてのコードワードは最終ＥＯＢ
コードが見出されるまで（ステップ1037）復号される。
ワードがＥＯＢコードであるかどうかが確かめられる。
ＮＯの場合は、引き続くコードワードが読み取られる。
ＹＥＳの場合は、データブロックカウンターｉは１だけ
まず増加される（ステップ1038）。このようにしてダブ
ルマクロブロックのすべてのコードワードは最終ＥＯＢ
コードが見出されるまで（ステップ1037）復号される。
【００６３】〔その他の事項〕ＯＶＦメモリのオーバー
フローを回避するために、チャネルブロックの長さとテ
レビジョン画像毎のチャネルブロックの数はデータの量
と一致すべきである。しかし、チャネルブロックの長さ
がダブルマクロブロックの平均長に一致する必要はな
い。何らかの理由でより短い長さのチャネルブロックが
必要の場合は、対応するデータをもつ複数のチャネルブ
ロックの送信を、余剰データのみをもつチャネルブロッ
クで代替できる。その場合、各チャネルブロックのステ
ータスバイトはチャネルブロックタイプを示す表示を含
む。
フローを回避するために、チャネルブロックの長さとテ
レビジョン画像毎のチャネルブロックの数はデータの量
と一致すべきである。しかし、チャネルブロックの長さ
がダブルマクロブロックの平均長に一致する必要はな
い。何らかの理由でより短い長さのチャネルブロックが
必要の場合は、対応するデータをもつ複数のチャネルブ
ロックの送信を、余剰データのみをもつチャネルブロッ
クで代替できる。その場合、各チャネルブロックのステ
ータスバイトはチャネルブロックタイプを示す表示を含
む。
【００６４】チャネルブロックが必ずしも等距離のビッ
ト位置で開始する必要はないことに更に注意されてよ
い。チャネルビットストリームの明確にするためには、
各チャネルブロックが開始するビット位置が予め決定さ
れ且つ受信機端で知られるだけで充分である。実際に
は、一般的及び専門的使用に対してレコーダーの異なる
フォーマットが標準化できる。同じことは標準ＴＶ信号
とＨＤＴＶ信号の送信と記録について適用される。
ト位置で開始する必要はないことに更に注意されてよ
い。チャネルビットストリームの明確にするためには、
各チャネルブロックが開始するビット位置が予め決定さ
れ且つ受信機端で知られるだけで充分である。実際に
は、一般的及び専門的使用に対してレコーダーの異なる
フォーマットが標準化できる。同じことは標準ＴＶ信号
とＨＤＴＶ信号の送信と記録について適用される。
【図１】図１は、本発明によるテレビジョン画像を記憶
する装置とそれを受信する装置を具えるビデオレコーダ
ーのブロック図である。
する装置とそれを受信する装置を具えるビデオレコーダ
ーのブロック図である。
【図２】図２は、図１のコード化機構の動作を説明する
線図である。
線図である。
【図３】図３は、図１のコード化機構の動作を説明する
別の線図である。
別の線図である。
【図４】図４は、図１のフォーマット回路の一実施例を
示すブロック図である。
示すブロック図である。
【図５】図５は、図４のフォーマット回路の動作を説明
する線図である。
する線図である。
【図６】図６は、図４のフォーマット回路の動作を説明
するフローチャートである。
するフローチャートである。
【図７】図７は、図４のフォーマット回路の動作を説明
するフローチャートである。
するフローチャートである。
【図８】図８は、図１のデフォーマット回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図９】図９は、図８のデフォーマット回路の動作を説
明するフローチャートである。
明するフローチャートである。
【図１０】図１０は、図８のデフォーマット回路の動作
を説明するフローチャートである。
を説明するフローチャートである。
【図１１】図１１は、図８のデフォーマット回路の動作
を説明するフローチャートである。
を説明するフローチャートである。
【図１２】図１２は、図８のデフォーマット回路の動作
を説明するフローチャートである。
を説明するフローチャートである。
１ 画像信号源 ２ コード化機構 ３ 変調回路 ４ 書き込みヘッド ５ 磁気テープ ６ 読み取りヘッド ７ 復調回路 ８ 復号化機構 ９ モニター 21 Ａ／Ｄ変換器 22 離散余弦変換器（ＤＣＴ） 23 量子化回路 24 可変長コード化（ＶＬＣ）回路 25 フォーマット回路 26 制御回路 60−61 ステップ 62−65 プロセス 71−75 ステップ 81 デフォーマット回路 82 可変長復号回路 83 逆量子化回路 84 逆ＤＣＴ回路 85 Ｄ／Ａ変換器 91−95 ステップ 101 ステップ 102 −103 プロセス 251 バッファメモリ 252 分配スイッチ 253 第１メモリ 254 第２メモリ 255 多重スイッチ 256 第１制御回路 257 第２制御回路 621 −638 ステップ 811 チャネルブロツクバッファ 812 分配スイッチ 813 第１メモリ 814 第２メモリ 815 多重スイッチ 816 第１制御回路 817 第２制御回路 1021−1026 ステップ 1031−1038 ステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィルヘルムス ヤコブス ファン ヘス テル オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (15)
- 【請求項１】 各テレビジョン画像をピクセルのブロッ
クに分割する手段と、 ピクセルの各ブロックを可変長のコードワードの対応す
るデータブロックにコード化するためのコード化手段
と、 固定長の対応するチャネルブロックにデータブロックの
コードワードを収容させるためのフォーマット手段であ
って、該データブロックのデータの余剰は他のチャネル
ブロックに収容し、チャネルブロックでのデータの不足
部分は他のデータブロックのデータの余剰で埋めるフォ
ーマット手段と、 を具えるディジタルテレビジョン画像の送信又は記憶装
置において、 該フォーマット手段が、チャネルブロックにおける余剰
データの開始アドレスを該チャネルブロックの予め定め
られた位置に収容するように構成されたことを特徴とす
るディジタルテレビジョン画像の送信又は記憶装置。 - 【請求項２】 該フォーマット手段が、チャネルブロッ
クに余剰データがないときには開始アドレスの送信を行
わず、該チャネルブロックの予め定められた他の位置に
余剰データがないことを表すステータスコードを収容す
ることを特徴とする請求項１に記載のディジタルテレビ
ジョン画像の送信又は記憶装置。 - 【請求項３】 アドレスが固定長の整数で表されること
を特徴とする請求項１又は２に記載のディジタルテレビ
ジョン画像の送信又は記憶装置。 - 【請求項４】 更に、対応するデータブロックと余剰デ
ータとの間のスペースを、該スペースより長い可変長の
コードワードの開始部分で埋めるようにすることを特徴
とする請求項３に記載のディジタルテレビジョン画像の
送信又は記憶装置。 - 【請求項５】 該フォーマット手段が、更に、少なくと
も２つのデータブロックの選ばれたコードワードを、１
つのチャネルブロックの対応する連続セクションに収容
し、他方で、各チャネルブロックセクションについて、
チャネルブロックセクションの長さを表す長さコード
が、該チャネルブロックの予め定められた位置に収容さ
れているように構成したことを特徴とする請求項１乃至
４のいずれか１項に記載のディジタルテレビジョン画像
の送信又は記憶装置。 - 【請求項６】 コード化手段が、画像のエネルギー成分
に応じてデータブロックをクラス分類し、該長さコード
がデータブロックのクラスによって構成されるようにな
されたことを特徴とする請求項５に記載のディジタルテ
レビジョン画像の送信又は記憶装置。 - 【請求項７】 該長さコードが固定ワード長の整数を表
すことを特徴とする請求項６に記載のディジタルテレビ
ジョン画像の送信又は記憶装置。 - 【請求項８】 チャネルブロックを対応するデータブロ
ックのコードワードと他のデータブロックの余剰データ
とに分解し、余剰データを対応するデータブロックのコ
ードワードに加えるためのデフォーマット手段と、 データブロックをテレビジョン画像にデコードするため
のデコード手段とを含むディジタルテレビジョン画像を
一連の固定長のチャネルブロックの形態で受信する装置
において、 該デフォーマット手段が、該チャネルブロックに収容さ
れている余剰データの開始アドレスに応じて該チャネル
ブロックの分解を行うように構成されたことを特徴とす
るディジタルテレビジョン画像の受信装置。 - 【請求項９】 チャネルブロックの予め定められた連続
部分に収容されているコードワードが対応するデータブ
ロックに割当てられ、各ブロックセクションの長さは該
チャネルブロックに収容されている前記長さコードに応
じた固定長であるように構成されたことを特徴とする請
求項８に記載のディジタルテレビジョン画像の受信装
置。 - 【請求項１０】 請求項１乃至７のいずれか１項に記載
のディジタルテレビジョン画像の送信又は記憶装置及び
請求項８又は９に記載のディジタルテレビジョン画像の
受信装置を具備したことを特徴とするビデオレコーダ
ー。 - 【請求項１１】 可変長のコードワードで一連のデータ
ブロックの形態にコード化されたディジタルテレビジョ
ン画像を記憶する記憶媒体において、 １つのデータブロックのコードワードが１つの対応する
固定長のチャネルブロックに記憶され、該データブロッ
クの余剰データが他のチャネルブロックに収容され、チ
ャネルブロックのデータの不足部分は他のデータブロッ
クの余剰データで埋められ、他方、余剰データの開始ア
ドレスが該チャネルブロックの予め定められた位置に記
憶されることを特徴とする記憶媒体。 - 【請求項１２】 チャネルブロックに余剰データがない
場合は開始アドレスの記憶は行われず、該チャネルブロ
ックの予め定められた他の位置に余剰データがないこと
を示すステータスコードが記憶されることを特徴とする
請求項１１に記載の記憶媒体。 - 【請求項１３】 アドレスが固定長の整数で表されるこ
とを特徴とする請求項１１又は１２に記載の記憶媒体。 - 【請求項１４】 対応するデータブロックと余剰データ
との間のスペースを、該スペースより長い可変長のコー
ドワードの開始部分で埋めることを特徴とする請求項１
３に記載の記憶媒体。 - 【請求項１５】 少なくとも２つのデータブロックの選
ばれたコードワードが、１つのチャネルブロックの対応
する連続セクションに収容され、他方で、各チャネルブ
ロックセクションについて、チャネルブロックセクショ
ンの長さを表す長さコードが、該チャネルブロックの予
め定められた位置に収容されていることを特徴とする請
求項１１乃至１４のいずれか１項に記載の記憶媒体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93201613 | 1993-06-07 | ||
| NL93201613:2 | 1993-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738893A true JPH0738893A (ja) | 1995-02-07 |
Family
ID=8213875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6123860A Pending JPH0738893A (ja) | 1993-06-07 | 1994-06-06 | ディジタルテレビジョン画像の送信又は記憶装置、ビデオレコーダー及び記憶媒体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5570132A (ja) |
| JP (1) | JPH0738893A (ja) |
| KR (1) | KR100328803B1 (ja) |
| AT (1) | ATE190793T1 (ja) |
| DE (1) | DE69423389T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404217B1 (ko) * | 2002-01-10 | 2003-11-05 | 엘지전자 주식회사 | 배속 처리 포맷 변환 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69330043T2 (de) | 1992-10-28 | 2001-07-19 | Victor Company Of Japan | Kodiervorrichtung und -verfahren mit variablen Übertragungsraten |
| JP3474005B2 (ja) * | 1994-10-13 | 2003-12-08 | 沖電気工業株式会社 | 動画像符号化方法及び動画像復号方法 |
| US5793927A (en) * | 1995-06-07 | 1998-08-11 | Hitachi America, Ltd. | Methods for monitoring and modifying a trick play data stream to insure MPEG compliance |
| US6493838B1 (en) * | 1995-09-29 | 2002-12-10 | Kabushiki Kaisha Toshiba | Coding apparatus and decoding apparatus for transmission/storage of information |
| US6415398B1 (en) * | 1995-09-29 | 2002-07-02 | Kabushiki Kaisha Toshiba | Coding system and decoding system |
| US6571361B1 (en) * | 1995-09-29 | 2003-05-27 | Kabushiki Kaisha Toshiba | Encoder and decoder |
| KR100219133B1 (ko) * | 1996-01-06 | 1999-09-01 | 윤종용 | 변환부호화시스템의 변환계수선택방법및그장치 |
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