JPH0738061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0738061A JPH0738061A JP5181761A JP18176193A JPH0738061A JP H0738061 A JPH0738061 A JP H0738061A JP 5181761 A JP5181761 A JP 5181761A JP 18176193 A JP18176193 A JP 18176193A JP H0738061 A JPH0738061 A JP H0738061A
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- JP
- Japan
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- film
- fluorine
- srtio
- substrate
- capacitor
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Abstract
(57)【要約】
【目的】 高誘電率薄膜の形成方法に関し，高誘電率薄
膜中のフッ素の量を減少させ，キャパシタの片方の電極
となる基板との界面に生ずるSiO2膜の膜厚増加が防止で
き, キャパシタの容量低下を抑制する。 【構成】 半導体基板上に誘電体膜と該半導体の酸化膜
を順に成膜する工程と,次いで, 該半導体基板を熱処理
して該誘電体膜を結晶化する工程と，次いで, 該酸化膜
を除去する工程とを有する。
膜中のフッ素の量を減少させ，キャパシタの片方の電極
となる基板との界面に生ずるSiO2膜の膜厚増加が防止で
き, キャパシタの容量低下を抑制する。 【構成】 半導体基板上に誘電体膜と該半導体の酸化膜
を順に成膜する工程と,次いで, 該半導体基板を熱処理
して該誘電体膜を結晶化する工程と，次いで, 該酸化膜
を除去する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に, DRAM (ダイナミックメモリ素子) 等のキャ
パシタの誘電体膜として用いられる高誘電率薄膜の形成
に関する。
係り, 特に, DRAM (ダイナミックメモリ素子) 等のキャ
パシタの誘電体膜として用いられる高誘電率薄膜の形成
に関する。
【０００２】DRAMは, チップ中のキャパシタの占める面
積が大きいので, 高集積化のためにはキャパシタの面積
を低減する必要がある。しかし，面積を縮小すると出力
信号が小さくなるばかりでなく, α線に対しても弱くな
るという問題がある。そのために, キャパシタの誘電体
膜の薄膜化と高誘電率化が望まれる。
積が大きいので, 高集積化のためにはキャパシタの面積
を低減する必要がある。しかし，面積を縮小すると出力
信号が小さくなるばかりでなく, α線に対しても弱くな
るという問題がある。そのために, キャパシタの誘電体
膜の薄膜化と高誘電率化が望まれる。
【０００３】
【従来の技術】キャパシタの誘電体膜の薄膜化は物理的
な限界に近づきつつあるため，高誘電率膜を用いること
が検討されている。例えば, PZT [Pb(Zr,Ti)O3等], SrT
iO3,BaTiO3, BiTiO3等の高誘電率薄膜の利用技術が開発
されている。その内, SrTiO3は室温で強誘電体でないた
め誘電率の経時変化が少ないという利点を持っており,
DRAMの容量誘電体膜としての利用が期待されている。
な限界に近づきつつあるため，高誘電率膜を用いること
が検討されている。例えば, PZT [Pb(Zr,Ti)O3等], SrT
iO3,BaTiO3, BiTiO3等の高誘電率薄膜の利用技術が開発
されている。その内, SrTiO3は室温で強誘電体でないた
め誘電率の経時変化が少ないという利点を持っており,
DRAMの容量誘電体膜としての利用が期待されている。
【０００４】SrTiO3/Si 構造においては，SrTiO3の成膜
時に界面に酸化シリコン(SiO2)膜が形成される。成膜
後，SrTiO3の結晶化アニールを行うが, 上記の界面酸化
シリコン膜は, 下地のSiとSrTiO3膜中の酸素と結合して
膜厚を増加する。この膜厚増加により見掛けの誘電率が
低下することになる。
時に界面に酸化シリコン(SiO2)膜が形成される。成膜
後，SrTiO3の結晶化アニールを行うが, 上記の界面酸化
シリコン膜は, 下地のSiとSrTiO3膜中の酸素と結合して
膜厚を増加する。この膜厚増加により見掛けの誘電率が
低下することになる。
【０００５】SrTiO3膜をスパッタにより形成する際, 通
常ターゲット中に高濃度のフッ素(F) が含まれている。
このフッ素は上記の結晶化アニールの際に, Si-Oの結合
を切断し, Si-Fの結合を形成し，界面部が飽和すると,
酸化シリコン膜中で酸素原子の置換が起こり, 次式で示
されるように新たなフッ素原子の取り込みが継続する。
常ターゲット中に高濃度のフッ素(F) が含まれている。
このフッ素は上記の結晶化アニールの際に, Si-Oの結合
を切断し, Si-Fの結合を形成し，界面部が飽和すると,
酸化シリコン膜中で酸素原子の置換が起こり, 次式で示
されるように新たなフッ素原子の取り込みが継続する。
【０００６】Si＋2 F →SiF2＋2 O 結合が切れて開放された酸素はSi/SiO2 界面に拡散し
て, 新たな酸化シリコン膜を成長する。以上のようにし
て，SrTiO3膜中のフッ素はSrTiO3の結晶化アニールによ
りSrTiO3/Si 界面の酸化シリコン膜厚を増加させてい
た。
て, 新たな酸化シリコン膜を成長する。以上のようにし
て，SrTiO3膜中のフッ素はSrTiO3の結晶化アニールによ
りSrTiO3/Si 界面の酸化シリコン膜厚を増加させてい
た。
【０００７】
【発明が解決しようとする課題】キャパシタの片方の電
極となる基板上に高誘電率薄膜を成膜後, 結晶化アニー
ルを行う際に, 膜中に含まれるフッ素が基板方向に拡散
することにより，基板との界面に生成する酸化シリコン
膜厚を増加させてしまい, キャパシタの容量低下を招い
ていた。
極となる基板上に高誘電率薄膜を成膜後, 結晶化アニー
ルを行う際に, 膜中に含まれるフッ素が基板方向に拡散
することにより，基板との界面に生成する酸化シリコン
膜厚を増加させてしまい, キャパシタの容量低下を招い
ていた。
【０００８】本発明は高誘電率薄膜中のフッ素の量を減
少させ，キャパシタの片方の電極となる基板との界面に
生ずるSiO2膜の膜厚増加が防止でき, キャパシタの容量
低下を抑制することを目的とする。
少させ，キャパシタの片方の電極となる基板との界面に
生ずるSiO2膜の膜厚増加が防止でき, キャパシタの容量
低下を抑制することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は，半導
体基板上に誘電体膜と該半導体の酸化膜を順に成膜する
工程と, 次いで, 該半導体基板を熱処理して該誘電体膜
を結晶化する工程と，次いで, 該酸化膜を除去する工程
とを有する半導体装置の製造方法により達成される。
体基板上に誘電体膜と該半導体の酸化膜を順に成膜する
工程と, 次いで, 該半導体基板を熱処理して該誘電体膜
を結晶化する工程と，次いで, 該酸化膜を除去する工程
とを有する半導体装置の製造方法により達成される。
【００１０】
【作用】本発明では, 誘電体膜の表面に酸化シリコン膜
を形成し，次いでアニールを行って誘電体膜中のフッ素
をこの表面酸化シリコン膜中に拡散し，誘電体膜中のフ
ッ素濃度を減少させることにより，基板との界面に存在
する界面酸化シリコン膜中へのフッ素の拡散を低減させ
て, 界面酸化シリコン膜の膜厚増加を防止するようにし
ている。その後，拡散により多量のフッ素を含んだ表面
酸化シリコン膜を除去する。この結果，キャパシタの容
量低下を抑制できる。
を形成し，次いでアニールを行って誘電体膜中のフッ素
をこの表面酸化シリコン膜中に拡散し，誘電体膜中のフ
ッ素濃度を減少させることにより，基板との界面に存在
する界面酸化シリコン膜中へのフッ素の拡散を低減させ
て, 界面酸化シリコン膜の膜厚増加を防止するようにし
ている。その後，拡散により多量のフッ素を含んだ表面
酸化シリコン膜を除去する。この結果，キャパシタの容
量低下を抑制できる。
【００１１】また，誘電体膜をスパッタで成膜すると
き, ターゲットに含まれるフッ素濃度を低減すれば, 上
記のSi-O結合を切るフッ素が減少し，界面酸化膜の増加
を防止することができる。
き, ターゲットに含まれるフッ素濃度を低減すれば, 上
記のSi-O結合を切るフッ素が減少し，界面酸化膜の増加
を防止することができる。
【００１２】
【実施例】実施例のプロセスは次の順序で行う（図４参
照）。 (1) スパッタ法により, シリコン(Si)基板 1上に厚さ 6
00Åのチタン酸ストロンチウム(SrTiO3)膜 2を被着す
る。 (2) その上に気相成長(CVD) 法により表面酸化膜として
厚さ 100ÅのSiO2膜 3を成長する。 (3）結晶化アニールを行う (窒素中,900℃, 30分間) 。
照）。 (1) スパッタ法により, シリコン(Si)基板 1上に厚さ 6
00Åのチタン酸ストロンチウム(SrTiO3)膜 2を被着す
る。 (2) その上に気相成長(CVD) 法により表面酸化膜として
厚さ 100ÅのSiO2膜 3を成長する。 (3）結晶化アニールを行う (窒素中,900℃, 30分間) 。
【００１３】〔以上図４(A) 参照〕 (4）フッ酸を用いたウエットエッチングにより, 表面酸
化膜 3を除去する。 〔図４(B) 参照〕 (5) CVD 法により，SrTiO3膜上に対向電極となるポリシ
リコン膜 4を成長する。
化膜 3を除去する。 〔図４(B) 参照〕 (5) CVD 法により，SrTiO3膜上に対向電極となるポリシ
リコン膜 4を成長する。
【００１４】〔図４(C) 参照〕以上の工程を経て, Si基
板／界面SiO2膜＋SrTiO3膜／ポリシリコン膜で構成され
るキャパシタが形成される。
板／界面SiO2膜＋SrTiO3膜／ポリシリコン膜で構成され
るキャパシタが形成される。
【００１５】図１は本発明の実施例の説明図である。図
は，二次イオン質量分析(SIMS)法による各元素の分析結
果で，試料はシリコン(Si)基板上に, バリアメタルとし
てチタン(Ti)膜を介してSrTiO3(STO) 膜と本発明による
表面SiO2膜を被着し, 結晶化アニール後, 表面SiO2膜を
除去したたものである。
は，二次イオン質量分析(SIMS)法による各元素の分析結
果で，試料はシリコン(Si)基板上に, バリアメタルとし
てチタン(Ti)膜を介してSrTiO3(STO) 膜と本発明による
表面SiO2膜を被着し, 結晶化アニール後, 表面SiO2膜を
除去したたものである。
【００１６】縦軸は二次イオン強度（カウント／秒）
を，横軸は測定中にスパッタされる時間（分）を示す。
スパッタ時間の進行にしたがって組織の変化する様子，
すなわち表面よりの深さを図の上側の横軸に示す。
を，横軸は測定中にスパッタされる時間（分）を示す。
スパッタ時間の進行にしたがって組織の変化する様子，
すなわち表面よりの深さを図の上側の横軸に示す。
【００１７】アニール後(ANL) の基板界面 (Ti膜, 界面
酸化シリコン膜の存在箇所) の酸素濃度は，STO 膜中の
フッ素が表面酸化シリコン膜中に拡散するため，堆積直
後(as depo) よりほとんど変わらないことがわかる。
酸化シリコン膜の存在箇所) の酸素濃度は，STO 膜中の
フッ素が表面酸化シリコン膜中に拡散するため，堆積直
後(as depo) よりほとんど変わらないことがわかる。
【００１８】図２はフッ素の拡散を説明する図である。
図で縦軸はフッ素濃度, 横軸は図１と同様に深さおよび
組織を示す。試料は，表面より表面SiO2膜／ポリシリコ
ン膜／界面SiO2膜／Si基板の構造を有し, ポリシリコン
膜中にフッ素イオンを注入した後, 900℃, 30分のアニ
ールを行った。
図で縦軸はフッ素濃度, 横軸は図１と同様に深さおよび
組織を示す。試料は，表面より表面SiO2膜／ポリシリコ
ン膜／界面SiO2膜／Si基板の構造を有し, ポリシリコン
膜中にフッ素イオンを注入した後, 900℃, 30分のアニ
ールを行った。
【００１９】アニールの結果, ポリシリコン膜中にはフ
ッ素は残らず, 両方のSiO2膜にトラップされていること
がわかる。図３は他の実施例の説明図である。
ッ素は残らず, 両方のSiO2膜にトラップされていること
がわかる。図３は他の実施例の説明図である。
【００２０】試料は (100)Si基板上に, 厚さ1700ÅのSr
TiO3膜を成膜したものである。図１と同様に，縦軸は二
次イオン強度（カウント／秒）を，横軸はスパッタされ
る時間（分）を示す。スパッタ時間の進行にしたがって
組織の変化する様子，すなわち表面よりの深さを図の上
側の横軸に示す。
TiO3膜を成膜したものである。図１と同様に，縦軸は二
次イオン強度（カウント／秒）を，横軸はスパッタされ
る時間（分）を示す。スパッタ時間の進行にしたがって
組織の変化する様子，すなわち表面よりの深さを図の上
側の横軸に示す。
【００２１】スパッタの際のターゲットの純度により，
SrTiO3膜中のフッ素濃度が変化する様子が示される。従
来例はターゲットの純度が99.9％のもの，本発明では9
9.999％のものを用いた。
SrTiO3膜中のフッ素濃度が変化する様子が示される。従
来例はターゲットの純度が99.9％のもの，本発明では9
9.999％のものを用いた。
【００２２】従来例によるSrTiO3膜中のフッ素濃度が10
21cm-3以上含まれる試料と, 実施例による1020cm-3以下
の試料に対して, 界面酸化シリコン膜厚はそれぞれ約40
Åと約36Åで, フッ素濃度の低い試料の方が約 4Å薄い
ことが確認された。
21cm-3以上含まれる試料と, 実施例による1020cm-3以下
の試料に対して, 界面酸化シリコン膜厚はそれぞれ約40
Åと約36Åで, フッ素濃度の低い試料の方が約 4Å薄い
ことが確認された。
【００２３】
【発明の効果】本発明によれば, 高誘電率薄膜中のフッ
素の量を減少させ，基板との界面に生ずるSiO2膜の膜厚
増加が防止でき, キャパシタの容量低下を抑制すること
ができた。この結果, DRAMの高集積化, 高性能化に寄与
することができた。
素の量を減少させ，基板との界面に生ずるSiO2膜の膜厚
増加が防止でき, キャパシタの容量低下を抑制すること
ができた。この結果, DRAMの高集積化, 高性能化に寄与
することができた。
【図１】 本発明の実施例の説明図
【図２】 フッ素の拡散をする図
【図３】 本発明の他の実施例の説明図
【図４】 本発明のプロセス例の説明図
1 半導体基板でSi基板 2 高誘電体膜でSrTiO3膜 3 表面酸化膜でSiO2膜 4 対向電極でポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (1)
- 【請求項１】 半導体基板上に誘電体膜と該半導体の酸
化膜を順に成膜する工程と, 次いで, 該半導体基板を熱処理して該誘電体膜を結晶化
する工程と， 次いで, 該酸化膜を除去する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181761A JPH0738061A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181761A JPH0738061A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738061A true JPH0738061A (ja) | 1995-02-07 |
Family
ID=16106430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181761A Withdrawn JPH0738061A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3450292A1 (en) | 2017-09-04 | 2019-03-06 | Kawasaki Jukogyo Kabushiki Kaisha | Motorcycle |
-
1993
- 1993-07-23 JP JP5181761A patent/JPH0738061A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3450292A1 (en) | 2017-09-04 | 2019-03-06 | Kawasaki Jukogyo Kabushiki Kaisha | Motorcycle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |