JPH0738002B2 - デイジタルレベル表示装置 - Google Patents
デイジタルレベル表示装置Info
- Publication number
- JPH0738002B2 JPH0738002B2 JP61195057A JP19505786A JPH0738002B2 JP H0738002 B2 JPH0738002 B2 JP H0738002B2 JP 61195057 A JP61195057 A JP 61195057A JP 19505786 A JP19505786 A JP 19505786A JP H0738002 B2 JPH0738002 B2 JP H0738002B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- latch circuit
- display
- cpu
- peak
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D1/00—Measuring arrangements giving results other than momentary value of variable, of general application
- G01D1/12—Measuring arrangements giving results other than momentary value of variable, of general application giving a maximum or minimum of a value
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B33/00—Constructional parts, details or accessories not provided for in the other groups of this subclass
- G11B33/10—Indicating arrangements; Warning arrangements
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパクトディスク（CD）プレーヤ、ディジタ
ルオーディオテープレコーダ（DAT）等に用いて好適な
ディジタルレベル表示装置に関する。
ルオーディオテープレコーダ（DAT）等に用いて好適な
ディジタルレベル表示装置に関する。
CDプレーヤ、DAT等のPCM記録再生機においては、アナロ
グオーディオ信号をディジタル化して記録媒体に記録
し、再生時ディジタル信号をアナログ信号に変換して出
力するようになされている。第２図は例えば斯かる装置
においてデイジタル信号のレベルをモニタするとき用い
られるディジタルレベル表示装置のブロック図である。
グオーディオ信号をディジタル化して記録媒体に記録
し、再生時ディジタル信号をアナログ信号に変換して出
力するようになされている。第２図は例えば斯かる装置
においてデイジタル信号のレベルをモニタするとき用い
られるディジタルレベル表示装置のブロック図である。
同図において１は変換回路であり、入力されるディジタ
ル信号をその絶対値を表わす絶対値信号に変換して出力
する。この絶対値信号はレジスタ３とコンパレータ４と
よりなるピークラッチ回路２に入力され、そのピーク値
が検出、ラッチされる。CPU5は所定のタイミングにおい
てラッチされた値を読み取り、デシベル（dB）表示のた
め対数変換するとともに、さらに表示に適した表示用信
号に変換する。CPU5はこの表示用信号を複数のランプ、
LED等よりなる表示手段８に供給し、レベルを表示させ
る。
ル信号をその絶対値を表わす絶対値信号に変換して出力
する。この絶対値信号はレジスタ３とコンパレータ４と
よりなるピークラッチ回路２に入力され、そのピーク値
が検出、ラッチされる。CPU5は所定のタイミングにおい
てラッチされた値を読み取り、デシベル（dB）表示のた
め対数変換するとともに、さらに表示に適した表示用信
号に変換する。CPU5はこの表示用信号を複数のランプ、
LED等よりなる表示手段８に供給し、レベルを表示させ
る。
６はリセットスイッチであり、ピークホールド表示時に
これがオンされたとき、CPU5はCPU5の内部メモリに保持
していた表示用ピークホールド値をクリアする。７は選
択手段であり、これを操作するとCPU5のプログラムにお
いて異なる分解能のルーチンが選択され、表示手段８の
表示を例えば3dB刻み、1dB刻み等に切り換えることがで
きる。
これがオンされたとき、CPU5はCPU5の内部メモリに保持
していた表示用ピークホールド値をクリアする。７は選
択手段であり、これを操作するとCPU5のプログラムにお
いて異なる分解能のルーチンが選択され、表示手段８の
表示を例えば3dB刻み、1dB刻み等に切り換えることがで
きる。
CPU5は信号をプログラムに従って演算、処理するので、
変換動作はデータのサンプリング周期に較べ時間がかか
る。そこでCPU5は演算に必要な時間ピークラッチ回路２
にデータをラッチさせ、データを読み取ったとき、ラッ
チされた値をクリアさせる。
変換動作はデータのサンプリング周期に較べ時間がかか
る。そこでCPU5は演算に必要な時間ピークラッチ回路２
にデータをラッチさせ、データを読み取ったとき、ラッ
チされた値をクリアさせる。
このように従来の装置はCPU5により対数変換及び表示用
信号への変換を行なっているため、データの絶対値を表
わす全ビットをCPU5に転送する必要があり、CPU5の負荷
が大きくなるばかりでなく、CPU5に対して高速処理が要
求されるので、CPU5が複雑かつ高価になり、CPU5へデー
タをパラレル転送する場合はデータライン数が多くな
り、シリアル転送する場合は転送時間が長くなる欠点が
あった。またピークラッチ回路の構成も複雑になる欠点
があった。
信号への変換を行なっているため、データの絶対値を表
わす全ビットをCPU5に転送する必要があり、CPU5の負荷
が大きくなるばかりでなく、CPU5に対して高速処理が要
求されるので、CPU5が複雑かつ高価になり、CPU5へデー
タをパラレル転送する場合はデータライン数が多くな
り、シリアル転送する場合は転送時間が長くなる欠点が
あった。またピークラッチ回路の構成も複雑になる欠点
があった。
上記の課題を解決するために、本発明は、所定のサンプ
リング周期で入力されるディジタル信号をその絶対値を
表わす絶対値信号に変換する変換回路と、前記絶対値信
号を対数変換して、より少ないビット数で前記入力ディ
ジタル信号のレベルを表わす信号として出力するデコー
ダと、前記デコーダの出力の最大値を検出し、記憶する
ピークラッチ回路と、前記ピークラッチ回路により記憶
された最大値を前記所定のサンプリング周期より長い所
定の周期で読取り、それを表示用信号に変換するととも
に、前記ピークラッチ回路により記憶された最大値を読
み取った後に当該ピークラッチ回路を初期化するCPU
と、前記CPUの出力に対応して前記ディジタル信号のレ
ベルを表示する表示手段と、を備えて構成される。
リング周期で入力されるディジタル信号をその絶対値を
表わす絶対値信号に変換する変換回路と、前記絶対値信
号を対数変換して、より少ないビット数で前記入力ディ
ジタル信号のレベルを表わす信号として出力するデコー
ダと、前記デコーダの出力の最大値を検出し、記憶する
ピークラッチ回路と、前記ピークラッチ回路により記憶
された最大値を前記所定のサンプリング周期より長い所
定の周期で読取り、それを表示用信号に変換するととも
に、前記ピークラッチ回路により記憶された最大値を読
み取った後に当該ピークラッチ回路を初期化するCPU
と、前記CPUの出力に対応して前記ディジタル信号のレ
ベルを表示する表示手段と、を備えて構成される。
本発明によれば、変換回路は、所定のサンプリング周期
で入力されるディジタル信号をその絶対値を表わす絶対
値信号に変換する。
で入力されるディジタル信号をその絶対値を表わす絶対
値信号に変換する。
デコーダは、絶対値信号を対数変換して、より少ないビ
ット数で入力ディジタル信号のレベルを表わす信号とし
て出力する。
ット数で入力ディジタル信号のレベルを表わす信号とし
て出力する。
ピークラッチ回路は、デコーダの出力の最大値を検出
し、記憶する。
し、記憶する。
CPUは、ピークラッチ回路により記憶された最大値を所
定のサンプリング周期より長い所定の周期で読取り、そ
れを表示用信号に変換するとともに、ピークラッチ回路
により記憶された最大値を読み取った後に当該ピークラ
ッチ回路を初期化する。
定のサンプリング周期より長い所定の周期で読取り、そ
れを表示用信号に変換するとともに、ピークラッチ回路
により記憶された最大値を読み取った後に当該ピークラ
ッチ回路を初期化する。
表示手段は、CPUの出力に対応してディジタル信号のレ
ベルを表示する。
ベルを表示する。
よって、ディジタル信号のサンプリング周期より長い周
期でピークラッチ回路に記憶された最大値をCPUが読み
取りそれを表示用信号に変換し、かつ、読み取った後に
ピークラッチ回路を初期化して新たな最大値を記憶でき
るようにするので、ディジタル信号のサンプリング周期
内に表示用信号に変換するための高処理速度かつ高価な
CPUを使用しなくても正確なディジタルレベル表示が可
能となる。
期でピークラッチ回路に記憶された最大値をCPUが読み
取りそれを表示用信号に変換し、かつ、読み取った後に
ピークラッチ回路を初期化して新たな最大値を記憶でき
るようにするので、ディジタル信号のサンプリング周期
内に表示用信号に変換するための高処理速度かつ高価な
CPUを使用しなくても正確なディジタルレベル表示が可
能となる。
第１図は本発明のディジタルレベル表示装置のブロック
図であり、第２図と対応する部分には同一の符号を付し
てある。本発明においては変換回路１が出力する絶対値
信号がCPU5とは独立に設けられたデコーダ11に入力さ
れ、その出力がさらにピークラッチ回路２に入力される
ようになされている。分解能の切り換えはCPU5において
行なわれている。その他の構成は第２図における場合と
同様である。
図であり、第２図と対応する部分には同一の符号を付し
てある。本発明においては変換回路１が出力する絶対値
信号がCPU5とは独立に設けられたデコーダ11に入力さ
れ、その出力がさらにピークラッチ回路２に入力される
ようになされている。分解能の切り換えはCPU5において
行なわれている。その他の構成は第２図における場合と
同様である。
しかして変換回路１に入力されたディジタル信号は絶対
値信号に変換される。例えばディジタル信号が所定ビッ
トの２の補数（２′ｓコンプリメント）で表わされてい
る場合、そのMSBは符号（正のとき０、負のとき１）と
されている。従ってデータが例えば16ビットからなる場
合、MSBが０（正のデータ）であるときは、残りの15ビ
ットの信号がそのまま絶対値信号とされる。一方MSBが
１（負のデータ）であるとき、例えばMSBと各ビットの
排他的論理和を演算し（各ビットの否定を演算し）、こ
れに１を加算して15ビットの絶対値信号を得る。このよ
うにして負のデータは同一レベルの正のデータと同一の
信号（絶対値信号）に変換される。
値信号に変換される。例えばディジタル信号が所定ビッ
トの２の補数（２′ｓコンプリメント）で表わされてい
る場合、そのMSBは符号（正のとき０、負のとき１）と
されている。従ってデータが例えば16ビットからなる場
合、MSBが０（正のデータ）であるときは、残りの15ビ
ットの信号がそのまま絶対値信号とされる。一方MSBが
１（負のデータ）であるとき、例えばMSBと各ビットの
排他的論理和を演算し（各ビットの否定を演算し）、こ
れに１を加算して15ビットの絶対値信号を得る。このよ
うにして負のデータは同一レベルの正のデータと同一の
信号（絶対値信号）に変換される。
この絶対値信号はデコーダ11に入力され、その瞬時レベ
ルがデシベル表示のために対数変換される。１つのデー
タが16ビットよりなるとすると、そのダイナミックレン
ジは約90dBとなる。デコーダ11の分解能は表示すべき分
解能の最小値に対応して設定してある。例えば最小1dB
刻みでレベルを表示するものとすると、デコーダ11の出
力は約90の値を表わすことができればよいから７ビット
で構成することができる。これにフルスケール時を示す
１ビット（オーバーフロービット）を付加しても、合計
８ビットでよい。この８ビットのデコーダ11の出力は例
えばレジスタ３とコンパレータ４とからなるピークラッ
チ回路２に入力され、そのピーク値が検出、ラッチされ
る。すなわちレジスタ３に記憶された値とデコーダ11か
ら新たに入力された値とがコンパレータ４により比較さ
れ、入力された値の方が大きいときその値がレジスタ３
に記憶される。CPU5はレジスタ３にラッチされた値を所
定のタイミングで周期（データのサンプリング周期より
充分長い周期）的に読み取る。当然のことながらこの値
も８ビットの構成となっている。CPU5は読み取った値を
所定のプログラムの所定の分解能のルーチンで演算、処
理し、表示手段８に表示するのに適した表示用信号に変
換し、出力する。このようにして表示手段８にピークレ
ベルが表示される。
ルがデシベル表示のために対数変換される。１つのデー
タが16ビットよりなるとすると、そのダイナミックレン
ジは約90dBとなる。デコーダ11の分解能は表示すべき分
解能の最小値に対応して設定してある。例えば最小1dB
刻みでレベルを表示するものとすると、デコーダ11の出
力は約90の値を表わすことができればよいから７ビット
で構成することができる。これにフルスケール時を示す
１ビット（オーバーフロービット）を付加しても、合計
８ビットでよい。この８ビットのデコーダ11の出力は例
えばレジスタ３とコンパレータ４とからなるピークラッ
チ回路２に入力され、そのピーク値が検出、ラッチされ
る。すなわちレジスタ３に記憶された値とデコーダ11か
ら新たに入力された値とがコンパレータ４により比較さ
れ、入力された値の方が大きいときその値がレジスタ３
に記憶される。CPU5はレジスタ３にラッチされた値を所
定のタイミングで周期（データのサンプリング周期より
充分長い周期）的に読み取る。当然のことながらこの値
も８ビットの構成となっている。CPU5は読み取った値を
所定のプログラムの所定の分解能のルーチンで演算、処
理し、表示手段８に表示するのに適した表示用信号に変
換し、出力する。このようにして表示手段８にピークレ
ベルが表示される。
CPU5はレジスタ３からラッチデータを読み取ったとき、
ラッチした値をクリアする。その結果その後のピーク値
が前述した場合と同様にラッチ、表示される。
ラッチした値をクリアする。その結果その後のピーク値
が前述した場合と同様にラッチ、表示される。
選択手段７を操作するとCPU5に制御信号が出力され、異
なる分解能のルーチンが選択される。従って表示手段８
の表示を1dB刻み又は3dB刻みに切り換えることができ
る。
なる分解能のルーチンが選択される。従って表示手段８
の表示を1dB刻み又は3dB刻みに切り換えることができ
る。
以上説明したように、本発明によれば、ディジタル信号
のサンプリング周期より長い周期でピークラッチ回路に
記憶された最大値をCPUが読み取りそれを表示用信号に
変換し、かつ、読み取った後にピークラッチ回路を初期
化して新たな最大値を記憶できるようにするので、ディ
ジタル信号のサンプリング周期内に表示用信号に変換す
るための高処理速度かつ高価なCPUを使用しなくても正
確なディジタルレベル表示が可能となる。
のサンプリング周期より長い周期でピークラッチ回路に
記憶された最大値をCPUが読み取りそれを表示用信号に
変換し、かつ、読み取った後にピークラッチ回路を初期
化して新たな最大値を記憶できるようにするので、ディ
ジタル信号のサンプリング周期内に表示用信号に変換す
るための高処理速度かつ高価なCPUを使用しなくても正
確なディジタルレベル表示が可能となる。
さらに、ピークラッチ回路に入力される信号はデコーダ
によって入力ディジタル信号より少ないビット数で入力
ディジタル信号のレベルを表わす信号に変換されるた
め、ピークラッチ回路の回路規模の低減及びCPUの負荷
の軽減が可能となり、さらにCPUへのデータの転送ライ
ンを少なくし、また、転送時間を短くすることができ
る。
によって入力ディジタル信号より少ないビット数で入力
ディジタル信号のレベルを表わす信号に変換されるた
め、ピークラッチ回路の回路規模の低減及びCPUの負荷
の軽減が可能となり、さらにCPUへのデータの転送ライ
ンを少なくし、また、転送時間を短くすることができ
る。
さらにまた、デコーダから出力される信号は、入力ディ
ジタル信号のレベルを表わす信号であるので、バー型の
表示装置のみならず、具体的な数値でレベルを表示する
ようにすることも可能である。
ジタル信号のレベルを表わす信号であるので、バー型の
表示装置のみならず、具体的な数値でレベルを表示する
ようにすることも可能である。
第１図は本発明のディジタルレベル表示装置のブロック
図、第２図は従来のディジタルレベル表示装置のブロッ
ク図である。 １……変換回路 ２……ピークラッチ回路 ３……レジスタ ４……コンパレータ ５……CPU ６……リセットスイッチ ７……選択手段 ８……表示手段 11……デコーダ
図、第２図は従来のディジタルレベル表示装置のブロッ
ク図である。 １……変換回路 ２……ピークラッチ回路 ３……レジスタ ４……コンパレータ ５……CPU ６……リセットスイッチ ７……選択手段 ８……表示手段 11……デコーダ
Claims (1)
- 【請求項１】所定のサンプリング周期で入力されるディ
ジタル信号をその絶対値を表わす絶対値信号に変換する
変換回路と、 前記絶対値信号を対数変換して、より少ないビット数で
前記入力ディジタル信号のレベルを表わす信号として出
力するデコーダと、 前記デコーダの出力の最大値を検出し、記憶するピーク
ラッチ回路と、 前記ピークラッチ回路により記憶された最大値を前記所
定のサンプリング周期より長い所定の周期で読取り、そ
れを表示用信号に変換するとともに、前記ピークラッチ
回路により記憶された最大値を読み取った後に当該ピー
クラッチ回路を初期化するCPUと、 前記CPUの出力に対応して前記ディジタル信号のレベル
を表示する表示手段と、 を備えたことを特徴とするディジタルレベル表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195057A JPH0738002B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
| US07/087,079 US5034680A (en) | 1986-08-19 | 1987-08-19 | Digital level display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195057A JPH0738002B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348466A JPS6348466A (ja) | 1988-03-01 |
| JPH0738002B2 true JPH0738002B2 (ja) | 1995-04-26 |
Family
ID=16334836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195057A Expired - Fee Related JPH0738002B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルレベル表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5034680A (ja) |
| JP (1) | JPH0738002B2 (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3626092A (en) * | 1969-07-15 | 1971-12-07 | Ibm | Video amplifier for optical scanners |
| US3626166A (en) * | 1970-04-15 | 1971-12-07 | Robert H Berg | Particle pulse analyzing apparatus employing linear amplification and logarithmic conversion |
| GB1485616A (en) * | 1973-04-19 | 1977-09-14 | Post Office | Apparatus for displaying an extreme value among a succession of digital values and method of testing pulse code modulation equipment using such apparatus |
| US4011509A (en) * | 1975-04-14 | 1977-03-08 | Hewlett-Packard Company | Apparatus for relative power measurements in a power meter |
| JPS5236915U (ja) * | 1975-09-08 | 1977-03-16 | ||
| US4113997A (en) * | 1977-07-12 | 1978-09-12 | Communications Satellite, Corporation | Analog to digital signal of logarithmic format converter and analog to pseudo-rms value converter and echo canceller utilizing same |
| US4300203A (en) * | 1979-10-19 | 1981-11-10 | Beckman Instruments, Inc. | Method and means for operating logarithmic circuits |
| JPS58127171A (ja) * | 1982-01-26 | 1983-07-28 | Sony Corp | レベル表示装置 |
| FR2558962B1 (fr) * | 1984-01-27 | 1986-07-11 | Commissariat Energie Atomique | Appareil de mesure de courants faibles a grande dynamique |
| DK158752C (da) * | 1984-02-29 | 1990-12-10 | Bang & Olufsen As | Fremgangsmaade og kredsloeb til maaling af et elektrisk signalforloebs intensitet |
| NL8402918A (nl) * | 1984-09-25 | 1986-04-16 | Philips Nv | Niveau-indikator. |
-
1986
- 1986-08-19 JP JP61195057A patent/JPH0738002B2/ja not_active Expired - Fee Related
-
1987
- 1987-08-19 US US07/087,079 patent/US5034680A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348466A (ja) | 1988-03-01 |
| US5034680A (en) | 1991-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |