JPH0735490Y2 - Image sensor drive circuit - Google Patents
Image sensor drive circuitInfo
- Publication number
- JPH0735490Y2 JPH0735490Y2 JP1988079001U JP7900188U JPH0735490Y2 JP H0735490 Y2 JPH0735490 Y2 JP H0735490Y2 JP 1988079001 U JP1988079001 U JP 1988079001U JP 7900188 U JP7900188 U JP 7900188U JP H0735490 Y2 JPH0735490 Y2 JP H0735490Y2
- Authority
- JP
- Japan
- Prior art keywords
- inverted signal
- flip
- image sensor
- flops
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、イメージセンサ駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to an image sensor driving circuit.
［従来の技術］ 従来、イメージセンサ駆動回路として、第４図に、その
回路図を示すようなものが提案されている。[Prior Art] Conventionally, as an image sensor drive circuit, a circuit whose circuit diagram is shown in FIG. 4 has been proposed.
この第４図において、11、12・・・1nはホトダイオード
を示し、これらホトダイオード11、12・・・1nは、それ
ぞれコンデンサ21、22・・・2nを並列接続されると共
に、そのカソードを電源３の正電圧端子に共通接続され
ている。電源３は、その負電圧端子を負荷抵抗４を介し
て接地されている。In FIG. 4, 1 1 , 1 2 ... 1 n are photodiodes, and these photodiodes 1 1 , 1 2 ... 1 n are capacitors 2 1 , 2 2 ... 2 n connected in parallel, respectively. At the same time, its cathode is commonly connected to the positive voltage terminal of the power supply 3. The power supply 3 has its negative voltage terminal grounded via a load resistor 4.
また、ホトダイオード11、12・・・1nは、それぞれその
アノードをnMOS FET51、52・・・5nのドレインに接続さ
れている。これらnMOS FET51、52・・・5nは、スイッチ
ング用のトランジスタであって、それぞれそのソースを
接地されている。The anodes of the photodiodes 1 1 , 1 2 ... 1 n are connected to the drains of the nMOS FETs 5 1 , 5 2 ... 5 n , respectively. These nMOS FET5 1, 5 2 ··· 5 n is a transistor for switching, is grounded and the source, respectively.
また、61、62・・・6nは、第５図に示す走査パルス
φ１、φ２・・・φｎが入力される走査パルス入力端子
を示し、これら走査パルス入力端子61、62・・・6nは、
それぞれnMOS FET51、52・・・5nのゲートに接続される
と共に、インバータ71、72・・・7nを介してnMOS FET81、
82・・・8nのゲートに接続されている。これらnMOS FET
81、82・・・8nは、nMOS FET51、52・・・5nに発生するノ
イズを吸収するためのものであり、それぞれそのドレイ
ンをnMOS FET51、52・・・5nのドレインに接続され、そ
のソースをオープン状態（無接続状態）とされている。Further, 6 1 , 6 2 ... 6 n denote scan pulse input terminals to which the scan pulses φ 1 , φ 2 ... φ n shown in FIG. 5 are input, and these scan pulse input terminals 6 1 , 6 2 ... 6 n is
Each is connected to a gate of the nMOS FET5 1, 5 2 ··· 5 n, nMOS FET8 1 through the inverter 7 1, 7 2 ··· 7 n ,
It is connected to the gate of 8 2 ... 8 n . These nMOS FET
8 1 , 8 2 ... 8 n are for absorbing the noise generated in the nMOS FETs 5 1 , 5 2 ... 5 n , and their drains are respectively nMOS FETs 5 1 , 5 2 ... 5 n. It is connected to the drain of n and its source is open (no connection).
かかるイメージセンサ駆動回路においては、走査パルス
入力端子61、62・・・6nに走査パルスφ１、φ２・・・
φｎが入力されると、nMOS FET51、52・・・5nが順次、
導通状態となり、ホトダイオード11、12・・・1nに順
次、入射光量に比例した充電電流が流れ、この充電電流
が画像信号として読み出される。In such an image sensor drive circuit, the scan pulse input terminals 6 1 , 6 2 ... 6 n have scan pulses φ 1 , φ 2 ...
When φ n is input, nMOS FETs 5 1 , 5 2 ... 5 n are sequentially
Becomes conductive, the photodiode 1 1, 1 2 ... sequentially 1 n, charging current proportional to the amount of incident light flows, the charging current is read as an image signal.
［考案が解決しようとする課題］ ところで、かかるイメージセンサ駆動回路においては、
走査パルスφ１、φ２・・・φｎをそれぞれインバータ
71、72・・・7nを使用して反転し、この反転した走査パ
ルス１、２、・・・ｎをそれぞれnMOS FET81、82
・・・8nのゲートに供給することによって、nMOS FET
51、52・・・5nに発生するノイズをnMOS FET81、82・・・
8nにおいて吸収するようにしているが、第５図に示すよ
うに、反転された走査パルス１、２・・・ｎは、
走査パルス１、２・・・ｎに比して、インバータ
71、72・・・7nが有している遅延時間τだけ遅延してし
まう。このため、かかるイメージセンサ駆動回路におい
ては、nMOS FET51と81との間、52と82との間・・・5nと
8nとの間に、それぞれ動作上のずれが生じ、これがノイ
ズを吸収する能力を低下させていた。[Problems to be Solved by the Invention] By the way, in such an image sensor drive circuit,
Invert the scan pulses φ 1 , φ 2, ... φ n respectively.
7 1, 7 2 using · · · 7 n inverted, the inverted scanning pulse 1, 2, and · · · n each nMOS FET 8 1, 8 2
... By supplying to the gate of 8 n , nMOS FET
Noise generated in 5 1 , 5 2 ... 5 n is transferred to nMOS FET 8 1 , 8 2 ...
Although so as to absorb at 8 n, as shown in FIG. 5, the scanning pulses 1, 2 · · · n, which is inverted,
Inverter compared to scanning pulse 1 , 2 ... n
7 1 , 7 2 ... 7 n are delayed by the delay time τ. Therefore, in such an image sensor drive circuit, between nMOS FETs 5 1 and 8 1 , between 5 2 and 8 2 ... 5 n
There was a difference in operation between each of them and 8 n , which reduced the ability to absorb noise.
本考案は、かかる点に鑑み、遅延誤差を有する非反転信
号及び反転信号を、その遅延誤差をなくして次回路に伝
達することができるようにした非反転信号・反転信号伝
達回路を備えたイメージセンサ駆動回路を提供すること
を目的とする。In view of the above point, the present invention provides an image including a non-inverted signal / inverted signal transfer circuit that can transfer a non-inverted signal and an inverted signal having a delay error to the next circuit without the delay error. It is an object to provide a sensor driving circuit.
［課題を解決するための手段］ 本考案のイメージセンサ駆動回路で用いる非反転信号・
反転信号伝達回路は、第１図に示すように、遅延誤差を
有する非反転信号φ及び反転信号を、それぞれ第１及
び第２のＤフリップフロップ９及び10の入力端子に供給
し、これら第１及び第２のＤフリップフロップ９及び10
を同一のクロックパルスCPで駆動することによって非反
転信号φ及び反転信号を伝達するようにしたものであ
る。[Means for Solving the Problems] Non-inverted signals used in the image sensor drive circuit of the present invention.
As shown in FIG. 1, the inverting signal transfer circuit supplies the non-inverting signal φ and the inverting signal having a delay error to the input terminals of the first and second D flip-flops 9 and 10, respectively, and And the second D flip-flops 9 and 10
Are driven by the same clock pulse CP to transmit the non-inverted signal φ and the inverted signal.
［作用］ 第１及び第２のＤフリップフロップ９及び10は、同一の
クロックパルスCPで駆動されるので、第１及び第２のＤ
フリップフロップ９及び10の出力端子には遅延誤差の解
消された非反転信号φ及び反転信号が出力される。[Operation] Since the first and second D flip-flops 9 and 10 are driven by the same clock pulse CP, the first and second D flip-flops
The non-inverted signal φ and the inverted signal from which the delay error is eliminated are output to the output terminals of the flip-flops 9 and 10.
［実施例］ 以下、第２図及び第３図を参照して、本考案の一実施例
を説明する。尚、この第２図及び第３図において、第４
図及び第５図に対応する部分には同一符号を付し、その
重複説明は省略する。[Embodiment] An embodiment of the present invention will be described below with reference to FIGS. 2 and 3. In addition, in FIG. 2 and FIG.
The parts corresponding to those in FIG. 5 and FIG. 5 are designated by the same reference numerals, and duplicate description thereof will be omitted.
本実施例においては、Ｄフリップフロップ91、92・・・9
n及び101、102・・・10nを用意し、走査パルス入力端子6
1、62・・・6nをそれぞれＤフリップフロップ91、92・・
・9nの入力端子に接続し、これらＤフリップフロップ
91、92・・・9nの出力端子をそれぞれnMOS FET51、52・・
・5nのゲートに接続する。In this embodiment, D flip-flops 9 1 , 9 2 ... 9
n and 10 1 , 10 2 ... 10 n are prepared, and the scan pulse input terminal 6
1 , 6 2 ... 6 n are D flip-flops 9 1 , 9 2 ...
· 9 connected to the n input terminals of these D flip-flops
The output terminals of 9 1 , 9 2 ... 9 n are connected to nMOS FETs 5 1 , 5 2, ...
・ Connect to the gate of 5 n .
また、走査パルス入力端子61、62・・・6nをそれぞれイ
ンバータ71、72・・・7nを介してＤフリップフロップ1
01、102・・・10nの入力端子に接続し、これらＤフリッ
プフロップ101、102・・・10nの出力端子をそれぞれnMOS
FET81、82・・・8nのゲートに接続する。Further, the scan pulse input terminals 6 1 , 6 2 ... 6 n are connected to the D flip-flop 1 via inverters 7 1 , 7 2 ... 7 n , respectively.
Connected to the input terminals of 0 1 , 10 2 ... 10 n, and the output terminals of these D flip-flops 10 1 , 10 2 ... 10 n are respectively nMOS.
Connect to the gate of FET8 1 , 8 2 ... 8 n .
また、Ｄフリップフロップ91及び101のクロックパルス
入力端子をクロックパルスCP1が入力されるクロックパ
ルス入力端子111に共通接続し、Ｄフリップフロップ92
及び102のクロック信号入力端子をクロックパルスCP2が
入力されるクロックパルス入力端子112に共通接続し、
・・・Ｄフリップフロップ9n及び10nのクロック信号入
力端子をクロックパルスCPnが入力されるクロックパル
ス入力端子11nに共通接続する。Also, commonly connect the clock pulse input terminal of the D flip-flop 9 1 and 10 1 to the clock pulse input terminal 11 1 clock pulse CP 1 is input, the D flip-flop 9 2
And the clock signal input terminals of 10 2 are commonly connected to the clock pulse input terminal 11 2 to which the clock pulse CP 2 is input,
· · · D commonly connecting the clock signal input terminal of the flip-flop 9 n and 10 n clock pulse input terminal 11 n of the clock pulse CP n is input.
ここに、クロックパルスCP1、CP2・・・CPnは、第３図に
示すように、それぞれその周期を走査パルスφ１、φ２
・・・φｎのハイレベル電圧の時間幅と同一とし、ま
た、インバータ71、72・・・7nの遅延時間τを考慮し
て、反転された走査パルス１、２・・・ｎが立ち
下がってから、やや遅れて立ち下がる場合を含むような
ものとする。Here, the clock pulses CP 1 , CP 2 ... CP n have their respective periods, as shown in FIG. 3, scan pulses φ 1 , φ 2
... and the same as the time width of phi n high voltage, also the inverter 7 1, 7 2 in consideration of ... 7 n delay time tau, the scan pulse 1 which is inverted, 2, ... n This includes cases in which a person falls after a short delay and then falls a little later.
尚、その他については、第４図従来例と同様に構成す
る。The other parts are configured in the same manner as the conventional example shown in FIG.
かかるイメージセンサ駆動回路においては、Ｄフリップ
フロップ91の入力端子及びＤフリップフロップ101の入
力端子には、それぞれ走査パルスφ１及び反転された走
査パルス１が供給されるが、反転された走査パルス
１は、インバータ71が有している遅延時間τだけ遅延し
て、Ｄフリップフロップ101の入力端子に供給されるこ
とになる。In such an image sensor driving circuit, the scan pulse φ 1 and the inverted scan pulse 1 are supplied to the input terminal of the D flip-flop 9 1 and the input terminal of the D flip-flop 10 1 , respectively, but the inverted scan pulse φ 1 is supplied. pulse
1 is delayed by the delay time τ of the inverter 7 1 and supplied to the input terminal of the D flip-flop 10 1 .
しかしながら、Ｄフリップフロップ91及び101のクロッ
クパルス入力端子には、その周期を走査パルスφ１のハ
イレベル電圧の時間幅と同一とし、また、反転された走
査パルス１が立ち下がってから、やや遅れて立ち下が
る場合を含むようなクロックパルスCP1が供給されるの
で、Ｄフリップフロップ91及び101の出力端子には、第
３図に示すように、それぞれ、同期化された、即ち、遅
延差の解消された走査パルスφ１及び反転された走査パ
ルス１が出力される。同様にしてＤフリップフロップ
92及び10２・・・Ｄフリップフロップ9n及び10nの出力
端子にも、それぞれ、遅延差の解消された走査パルスφ
２及び反転された走査パルス２・・・遅延差の解消さ
れた走査パルスφｎ及び反転された走査パルスｎが出
力される。However, the clock pulse input terminals of the D flip-flops 9 1 and 10 1 have the same period as the time width of the high-level voltage of the scan pulse φ 1 and, after the inverted scan pulse 1 falls, Since the clock pulse CP 1 including the case of falling with a slight delay is supplied, the output terminals of the D flip-flops 9 1 and 10 1 are synchronized with each other as shown in FIG. , The scan pulse φ 1 in which the delay difference is eliminated and the inverted scan pulse 1 are output. D flip-flop in the same way
9 2 and 10 2 ... Scan pulses φ of which delay difference has been eliminated to the output terminals of D flip-flops 9 n and 10 n , respectively.
2 and resolved by scanning pulses of the inverted scanning pulse 2 ... delay difference phi n and an inverted scan pulse n is outputted.
したがって、本実施例を適用したイメージセンサ駆動回
路によれば、nMOS FET51と81、52と82・・・5nと8nとの
間には、いずれも動作のずれが発生せず、この結果、ノ
イズを有効的に吸収、除去することができるという効果
が得られる。Therefore, according to the image sensor drive circuit to which the present embodiment is applied, no operation shift occurs between the nMOS FETs 5 1 and 8 1 , 5 2 and 8 2 ... 5 n and 8 n. As a result, it is possible to effectively absorb and remove noise.
［考案の効果］ 本考案によれば、遅延誤差を有する非反転信号及び反転
信号を、それぞれ第１及び第２のＤフリップフロップの
入力端子に供給し、これら第１及び第２のＤフリップフ
ロップを同一のクロックパルスで駆動するという構成を
採用したことにより、第１及び第２のＤフリップフロッ
プの出力端子には遅延誤差のない非反転信号及び反転信
号を得ることができるので、これを本考案の、イメージ
センサ駆動回路に適用する場合には、スイッチング用ト
ランジスタ及びノイズ吸収用トランジスタをタイミング
のずれがないように動作させることができ、この結果、
スイッチング用トランジスタに発生するノイズをノイズ
吸収用トランジスタにおいて有効的に吸収、除去するこ
とができるという効果が得られる。According to the present invention, a non-inverted signal and an inverted signal having a delay error are supplied to the input terminals of the first and second D flip-flops, respectively, and the first and second D flip-flops are supplied. By adopting the configuration of driving the same with the same clock pulse, the non-inverted signal and the inverted signal without delay error can be obtained at the output terminals of the first and second D flip-flops. When applied to the image sensor driving circuit of the invention, the switching transistor and the noise absorbing transistor can be operated without timing deviation. As a result,
The effect that the noise generated in the switching transistor can be effectively absorbed and removed in the noise absorbing transistor is obtained.
第１図は本考案で用いる非反転信号・反転信号伝達回路
を示す回路図、第２図は本考案の一実施例のイメージセ
ンサ駆動回路を示す回路図、第３図は第２図例の説明に
使用する波形図、第４図は従来のイメージセンサ駆動回
路を示す回路図、第５図は第４図例の説明に使用する波
形図である。 ９、10…Ｄフリップフロップ φ…非反転信号 …反転信号FIG. 1 is a circuit diagram showing a non-inverted signal / inverted signal transmission circuit used in the present invention, FIG. 2 is a circuit diagram showing an image sensor drive circuit in one embodiment of the present invention, and FIG. 3 is an example in FIG. FIG. 4 is a waveform diagram used for explanation, FIG. 4 is a circuit diagram showing a conventional image sensor driving circuit, and FIG. 5 is a waveform diagram used for explanation of the example of FIG. 9, 10 ... D flip-flop φ ... Non-inverted signal ... Inverted signal
Claims (1)
を、それぞれ第１及び第２のＤフリップフロップの入力
端子に供給し、該第１及び第２のＤフリップフロップを
同一のクロックパルスで駆動することによって上記非反
転信号及び反転信号を伝達するようにした受光素子ごと
の非反転信号・反転信号伝達回路と、各受光素子に接続
されその受光素子に対応する前記非反転信号・反転信号
伝達回路からの非反転信号と反転信号の一方がゲート電
極に入力される読出し用MOSトランジスタと、各読出し
用MOSトランジスタに並列に接続され対応する受光素子
の前記非反転信号・反転信号伝達回路からの非反転信号
と反転信号の他方がゲート電極に入力されるノイズ吸収
用MOSトランジスタとを備えたことを特徴とするイメー
ジセンサ駆動回路。1. A non-inverted signal and an inverted signal having a delay error are supplied to input terminals of first and second D flip-flops, respectively, and the first and second D flip-flops are supplied with the same clock pulse. A non-inverted signal / inverted signal transmission circuit for each light receiving element, which is adapted to transmit the non-inverted signal and the inverted signal by driving, and the non-inverted signal / inverted signal connected to each light receiving element and corresponding to the light receiving element. From the non-inverted signal / inverted signal transmission circuit of the read MOS transistor in which one of the non-inverted signal and the inverted signal from the transmission circuit is input to the gate electrode, and the corresponding light receiving element connected in parallel to each readout MOS transistor An image sensor drive circuit, comprising: a noise absorbing MOS transistor in which the other of the non-inverted signal and the inverted signal is input to a gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988079001U JPH0735490Y2 (en) | 1988-06-15 | 1988-06-15 | Image sensor drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988079001U JPH0735490Y2 (en) | 1988-06-15 | 1988-06-15 | Image sensor drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021961U JPH021961U (en) | 1990-01-09 |
| JPH0735490Y2 true JPH0735490Y2 (en) | 1995-08-09 |
Family
ID=31303890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988079001U Expired - Lifetime JPH0735490Y2 (en) | 1988-06-15 | 1988-06-15 | Image sensor drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0735490Y2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143515A (en) * | 1985-12-18 | 1987-06-26 | Mitsubishi Electric Corp | Synchronism control circuit |
-
1988
- 1988-06-15 JP JP1988079001U patent/JPH0735490Y2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143515A (en) * | 1985-12-18 | 1987-06-26 | Mitsubishi Electric Corp | Synchronism control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021961U (en) | 1990-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5140179A (en) | Master-slave type flip-flop circuit | |
| US20050017781A1 (en) | Complementary signal generator | |
| JPH0735490Y2 (en) | Image sensor drive circuit | |
| JP2002368592A (en) | Sample/hold circuit | |
| DE3871166D1 (en) | MULTIVIBRATOR SWITCHING FROM THE DELAYED LINK. | |
| JP3610144B2 (en) | Solid-state imaging device | |
| JPH0161263B2 (en) | ||
| JPS6358968A (en) | Charge coupled device | |
| JPS62108679A (en) | Image pickup device | |
| JPS58181321A (en) | Solid-state scanning circuit | |
| JPH02177090A (en) | Semiconductor storage device | |
| JPH0735458Y2 (en) | D / A conversion circuit | |
| JPH0831778B2 (en) | Switch switch circuit | |
| JPH0340300A (en) | Sample-and-hold circuit | |
| JPS59149417A (en) | Clock generator | |
| JP2817218B2 (en) | Solid-state imaging device | |
| JP2852929B2 (en) | Photoelectric conversion device | |
| JPS62131627A (en) | Sample and hold circuit and its driving method | |
| JPH04180454A (en) | Signal scanning circuit for close contact image sensor | |
| JP2564212Y2 (en) | Charge transfer device | |
| JP2550561Y2 (en) | Image sensor | |
| JPS58148456A (en) | Signal detecting circuit | |
| JP2594287Y2 (en) | Image sensor | |
| JPH0431630Y2 (en) | ||
| JPH0422387B2 (en) |