JPH07335681A - 半導体装置 - Google Patents

半導体装置

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JPH07335681A
JPH07335681A JP12545394A JP12545394A JPH07335681A JP H07335681 A JPH07335681 A JP H07335681A JP 12545394 A JP12545394 A JP 12545394A JP 12545394 A JP12545394 A JP 12545394A JP H07335681 A JPH07335681 A JP H07335681A
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JP
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pad
pads
lead frame
wiring
circuit
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Application number
JP12545394A
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Inventor
Shinichiro Ikeda
紳一郎 池田
Masaharu Yamamoto
正治 山本
Koji Kato
好治 加藤
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Priority to JP12545394A priority Critical patent/JPH07335681A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明はチップ上の各機能ブロックとパッドと
を接続する配線の長さを短縮し得る半導体装置を提供す
ることを目的とする。 【構成】チップ１上に複数の機能ブロックＢが形成さ
れ、機能ブロックＢは配線を介してチップ１の周縁部に
形成されたパッドに接続され、パッドがボンディングワ
イヤ６を介してリードフレームに接続される。同一のリ
ードフレーム２３から信号が供給される複数の機能ブロ
ックＢの近辺にパッド２１がそれぞれ形成され、パッド
２１と各機能ブロックＢが配線２２を介してそれぞれ接
続され、パッド２１が同一のリードフレーム２３にボン
ディングワイヤ６を介して接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の配線に
関するものである。半導体装置のパッケージ内に収容さ
れるチップは、同チップに設けられるパッドがボンディ
ングワイヤを介してリードフレームに接続され、そのリ
ードフレームが外部ピンに接続される。そして、前記パ
ッドがチップ内の各内部回路に信号配線を介して接続さ
れる。近年の半導体装置では、チップの微細化、動作速
度の高速化及び低消費電力化が益々要請されている。こ
れらの要請を満たすために、チップ内においてパッドと
各内部回路を接続する配線の長さを短縮する必要があ
る。
【０００２】
【従来の技術】図６は、この発明に関する半導体記憶装
置の第一の従来例を示す。パッケージ内に収容されるチ
ップ１内には、セルアレイ２が形成される。前記セルア
レイ２は多数の記憶セルから構成される。
【０００３】前記セルアレイ２の一側には、複数のセン
スバッファ３が機能ブロックとして形成され、セルアレ
イ２から読みだされるセル情報を増幅する。前記セルア
レイ２の他側には、ロウデコーダ４が機能ブロックとし
て形成される。
【０００４】前記チップ１の周縁部には、多数のパッド
５が設けられ、各パッド５はチップ１上に設けられる配
線により、前記セルアレイ２の周辺回路（図示しない）
に接続される。
【０００５】前記各パッド５はボンディングワイヤ６を
介してリードフレーム７にそれぞれ接続され、各リード
フレーム７が外部ピン（図示しない）に接続される。前
記センスバッファ３及びロウデコーダ４は配線８ａを介
してパッド５ａに接続される。そして、ロウアドレス確
定時には、外部ピンを介して入力されるロウアドレス側
のブロック選択信号がパッド５ａ及び配線８ａを介して
ロウデコーダ４に入力され、コラムアドレス確定時に
は、同じく外部ピンを介して入力されるコラムアドレス
側のセンスバッファ選択信号がパッド５ａ及び配線８ａ
を介してセンスバッファ３に入力される。
【０００６】このような構成により、ロウアドレス確定
時には、パッド５ａに入力されるロウアドレス信号に基
づいてロウデコーダ４がワード線を選択する。また、コ
ラムアドレス確定時には、パッド５ａに入力されるコラ
ムアドレス信号に基づいて、センスバッファ３が選択さ
れる。
【０００７】図７は第二の従来例を示す。この従来例で
は、前記センスバッファ３の近辺にテストモード切り換
え回路９が機能ブロックとして形成され、前記ロウデコ
ーダ４の近辺には、ライトモード切り換え回路１０が機
能ブロックとして形成されている。
【０００８】前記テストモード切り換え回路９及びライ
トモード切り換え回路１０は配線８ｂを介して共通のパ
ッド５ｂに接続される。前記パッド５ｂはボンディング
ワイヤ６を介してリードフレーム７に接続される。
【０００９】このような構成により、テストモード時に
は外部試験装置から外部ピン、パッド５ｂ及び配線８ｂ
を介してテストモード切り換え回路９にテストモード信
号が入力される。そして、セルアレイ２の周辺回路は前
記テストモード信号に基づいて、セルアレイ２内の各記
憶セルに所定のセル情報を書き込み、次いで書き込まれ
たセル情報を読みだして各記憶セルが正常に動作するか
否かをチェックするテストモード動作を行う。
【００１０】また、通常動作時にはパッド５ｂ及び配線
８ｂを介してライトモード切り換え回路１０に書き込み
制御信号が入力される。そして、セルアレイ２の周辺回
路は前記書き込み制御信号に基づいて、セルアレイ２内
の各記憶セルに対し書き込み動作あるいは読み出し動作
を行う。
【００１１】図８は第三の従来例を示す。この従来例で
は、前記センスバッファ３の近辺に出力制御回路１１が
機能ブロックとして形成され、前記ロウデコーダ４の近
辺にモード判定回路１２と、アドレスラッチ回路１３と
が機能ブロックとして形成される。
【００１２】前記出力制御回路１１及び前記モード判定
回路１２は、配線８ｃを介して共通のパッド５ｃに接続
される。前記パッド５ｃはボンディングワイヤ６を介し
てリードフレーム７に接続される。そして、前記パッド
５ｃには外部回路から外部ピン、リードフレーム７及び
ボンディングワイヤ６を介して制御信号ＣＡＳバーが入
力される。
【００１３】前記モード判定回路１２及び前記アドレス
ラッチ回路１３は、配線８ｄを介してパッド５ｄに接続
される。前記パッド５ｄはボンディングワイヤ６を介し
てリードフレーム７に接続される。そして、前記パッド
５ｄには外部回路から外部ピン、リードフレーム７及び
ボンディングワイヤ６を介して制御信号ＲＡＳバーが入
力される。
【００１４】このような構成により、パッド５ｃ，５ｄ
に入力される制御信号ＣＡＳバー，ＲＡＳバーに基づい
て、モード判定回路１２は書き込みモードであるか、読
み出しモードであるかを判定して、前記周辺回路に判定
結果を出力する。
【００１５】前記アドレスラッチ回路１３は、パッド５
ｄに入力される制御信号ＲＡＳバーに基づいて外部回路
から入力されるアドレス信号をラッチして前記ロウデコ
ーダ４及びセンスバッファ３に出力する。
【００１６】前記出力制御回路１１は、パッド５ｃに入
力される制御信号ＣＡＳバーに基づいて、センスバッフ
ァ３から出力される読み出しデータを外部回路に出力す
る。図９は第四の従来例を示す。この従来例では、前記
センスバッファ３の近辺に前記モード判定回路１２が形
成されること以外は前記第三の従来例と同様である。そ
して、第三の従来例と同様に動作する。
【００１７】
【発明が解決しようとする課題】前記第一の従来例で
は、共通のパッド５ａに配線８ａを介して接続されるセ
ンスバッファ３及びロウデコーダ４がセルアレイ２の両
側に位置している。従って、配線８ａが長くなり、同配
線８ａの配線容量が増大することから、センスバッファ
３及びロウデコーダ４に入力される信号が遅延する。
【００１８】第二の従来例では、共通のパッド５ｂに配
線８ｂを介して接続されるテストモード切り換え回路９
及びライトモード切り換え回路１０がセルアレイ２の両
側に位置している。従って、配線８ｂが長くなり、同配
線８ｂの配線容量が増大することから、テストモード切
り換え回路９及びライトモード切り換え回路１０に入力
される信号が遅延する。
【００１９】第三の従来例では、共通のパッド５ｃに配
線８ｃを介して接続される出力制御回路１１及びモード
判定回路１２がセルアレイ２の両側に位置している。従
って、配線８ｃが長くなり、同配線８ｃの配線容量が増
大することから、出力制御回路１１及びモード判定回路
１２に入力される制御信号ＣＡＳバーが遅延する。
【００２０】第四の従来例では、共通のパッド５ｄに配
線８ｄを介して接続されるモード判定回路１２及びアド
レスラッチ回路１３がセルアレイ２の両側に位置してい
る。従って、配線８ｄが長くなり、同配線８ｄの配線容
量が増大することから、モード判定回路１２及びアドレ
スラッチ回路１３に入力される制御信号ＲＡＳバーが遅
延する。
【００２１】従って、上記各実施例ではチップ１上の各
機能ブロックと当該機能ブロックに対応するパッドとを
接続する配線が長くなるため、この半導体記憶装置の動
作速度が低下する。
【００２２】また、各機能ブロックとパッドとを接続す
る配線が長くなることから各配線をレイアウトするため
の面積が増大してチップが大型化する。また、配線容量
が増大することから各配線に流れる充電電流及び放電電
流が増大して、消費電力が増大するという問題点があ
る。
【００２３】この発明の目的は、チップ上の各機能ブロ
ックとパッドとを接続する配線の長さを短縮し得る半導
体装置を提供することにある。
【００２４】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、チップ１上に複数の機能ブロック
Ｂが形成され、前記機能ブロックＢは配線を介してチッ
プ１の周縁部に形成されたパッドに接続され、前記パッ
ドがボンディングワイヤ６を介してリードフレームに接
続される。前記同一のリードフレーム２３から信号が供
給される複数の機能ブロックＢの近辺にパッド２１がそ
れぞれ形成され、前記パッド２１と前記各機能ブロック
Ｂが配線２２を介してそれぞれ接続され、前記パッド２
１が同一のリードフレーム２３にボンディングワイヤ６
を介して接続される。
【００２５】また、前記リードフレーム２３は、前記各
パッド２１の付近まで延設されている。また、前記リー
ドフレーム２３はバスバーを利用して延設されている。
【００２６】また、図２に示すように前記機能ブロック
は、前記チップ１上のセルアレイ２の両側にレイアウト
されるセンスバッファ３とロウデコーダ４であり、前記
センスバッファ３とロウデコーダ４の近辺にパッド２１
ａ，２１ｂがそれぞれ形成され、前記パッド２１ａ，２
１ｂとセンスバッファ３及びロウデコーダ４とが配線２
２ａ，２２ｂでそれぞれ接続され、前記パッド２１ａ，
２１ｂはボンディングワイヤ６を介して同一のリードフ
レーム２３ａに接続される。
【００２７】また、図４に示すように前記機能ブロック
は、前記チップ１上のセルアレイ２の両側にレイアウト
される出力制御回路１１とモード判定回路１２であり、
前記出力制御回路１１とモード判定回路１２の近辺にパ
ッド２１ｅ，２１ｆがそれぞれ形成され、前記パッド２
１ｅ，２１ｆと出力制御回路１１及びモード判定回路１
２とが配線２２ｅ，２２ｆでそれぞれ接続され、前記パ
ッド２１ｅ，２１ｆはボンディングワイヤ６を介して同
一のリードフレーム２３ｃに接続される。
【００２８】また、図５に示すように前記機能ブロック
は、前記チップ１上のセルアレイ２の両側にレイアウト
されるモード判定回路１２とアドレスラッチ回路１３で
あり、前記モード判定回路１２とアドレスラッチ回路１
３の近辺にパッド２１ｇ，２１ｈがそれぞれ形成され、
前記パッド２１ｇ，２１ｈとモード判定回路１２及びア
ドレスラッチ回路１３とが配線２２ｇ，２２ｈでそれぞ
れ接続され、前記パッド２１ｇ，２１ｈはボンディング
ワイヤ６を介して同一のリードフレーム２３ｄに接続さ
れる。
【００２９】
【作用】同一のリードフレーム２３から信号が供給され
る複数の機能ブロックＢの近辺にパッド２１が形成され
るので、同パッド２１と各機能ブロックＢを接続する配
線２２の長さが短縮される。
【００３０】また、前記リードフレーム２３は、前記各
パッド２１の付近まで延設されているので、リードフレ
ーム２３と各パッド２１を接続するボンディングワイヤ
６の長さが短縮される。
【００３１】また、図２においてはセンスバッファ３と
ロウデコーダ４に同一のリードフレーム２３ａから信号
が供給され、センスバッファ３及びロウデコーダ４とパ
ッド２１ａ，２１ｂとを接続する配線２２ａ，２２ｂが
短縮される。
【００３２】また，図３においてはテストモード切り換
え回路９及びライトモード切り換え回路１０に同一のリ
ードフレーム２３ｂから信号が供給され、テストモード
切り換え回路９及びライトモード切り換え回路１０とパ
ッド２１ｃ，２１ｄとを接続する配線２２ｃ，２２ｄが
短縮される。
【００３３】また、図４においては出力制御回路１１と
モード判定回路１２に同一のリードフレーム２３ｃから
信号が供給され、出力制御回路１１及びモード判定回路
１２とパッド２１ｅ，２１ｆとを接続する配線２２ｅ，
２２ｆが短縮される。
【００３４】また、図５においてはモード判定回路１２
とアドレスラッチ回路１３に同一のリードフレーム２３
ｄから信号が供給され、モード判定回路１２及びアドレ
スラッチ回路１３とパッド２１ｇ，２１ｈとを接続する
配線２２ｇ，２２ｈが短縮される。
【００３５】
【実施例】図２は、この発明を具体化した第一の実施例
を示す。この実施例は、前記第一の従来例に対応するも
のであり、前記従来例と同一構成部分は同一符号を付し
てその説明を省略する。
【００３６】前記センスバッファ３の近辺にはパッド２
１ａが形成され、同センスバッファ３とパッド２１ａと
は配線２２ａを介して接続されている。前記ロウデコー
ダ４の近辺にはパッド２１ｂが形成され、同ロウデコー
ダ４とパッド２１ｂとは配線２２ｂを介して接続され
る。
【００３７】前記パッド２１ａ，２１ｂはボンディング
ワイヤ６を介してリードフレーム２３ａに接続される。
前記リードフレーム２３ａはチップ１の周縁を前記パッ
ド２１ａ，２１ｂの付近までバスバーを用いて延設され
て、ボンディングワイヤ６の長さの増大及び交差が防止
されている。
【００３８】このように構成された半導体記憶装置で
は、センスバッファ３にコラムアドレス信号を供給する
パッド２１ａと、ロウデコーダ４にロウアドレス信号を
供給するパッド２１ｂとがそれぞれセンスバッファ３及
びロウデコーダ４の近辺に独立して設けられ、各パッド
２１ａ，２１ｂとメインアンプ３及びロウデコーダ４と
がそれぞれ独立した配線２２ａ，２２ｂで接続される。
【００３９】従って、各配線２２ａ，２２ｂの長さを短
縮することができるので、チップ１を小型化することが
できる、また、配線容量を低減して動作速度を向上させ
ることができるとともに、消費電力を低減することがで
きる。
【００４０】図３は、この発明を具体化した第二の実施
例を示す。この実施例は、前記第二の従来例に対応する
ものであり、前記従来例と同一構成部分は同一符号を付
してその説明を省略する。
【００４１】前記テストモード切り換え回路９の近辺に
はパッド２１ｃが形成され、同テストモード切り換え回
路９とパッド２１ｃとは配線２２ｃを介して接続されて
いる。前記ライトモード切り換え回路１０の近辺にはパ
ッド２１ｄが形成され、同ライトモード切り換え回路１
０とパッド２１ｄとは配線２２ｄを介して接続される。
【００４２】前記パッド２１ｃ，２１ｄはボンディング
ワイヤ６を介してリードフレーム２３ｂに接続される。
前記リードフレーム２３ｂはチップ１の周縁を前記パッ
ド２１ｃ，２１ｄの付近までバスバーを利用して延設さ
れて、ボンディングワイヤ６の長さの増大及び交差が防
止されている。
【００４３】このように構成された半導体記憶装置で
は、テストモード切り換え回路９にテストモード信号を
供給するパッド２１ｃと、ライトモード切り換え回路１
０に書き込み制御信号を供給するパッド２１ｄとがそれ
ぞれテストモード切り換え回路９及びライトモード切り
換え回路１０の近辺に独立して設けられ、各パッド２１
ｃ，２１ｄとテストモード切り換え回路９及びライトモ
ード切り換え回路１０とがそれぞれ独立した配線２２
ｃ，２２ｄで接続される。
【００４４】従って、前記第一の実施例と同様な効果を
得ることができる。図４は、この発明を具体化した第三
の実施例を示す。この実施例は、前記第三の従来例に対
応するものであり、前記従来例と同一構成部分は同一符
号を付してその説明を省略する。
【００４５】前記出力制御回路１１の近辺にはパッド２
１ｅが形成され、同出力制御回路１１とパッド２１ｅと
は配線２２ｅを介して接続されている。前記モード判定
回路１２の近辺にはパッド２１ｆが形成され、同モード
判定回路１２とパッド２１ｆとは配線２２ｆを介して接
続される。
【００４６】前記パッド２１ｅ，２１ｆはボンディング
ワイヤ６を介してリードフレーム２３ｃに接続される。
前記リードフレーム２３ｃはチップ１の周縁を前記パッ
ド２１ｅ，２１ｆの付近までバスバーを利用して延設さ
れて、ボンディングワイヤ６の長さの増大及び交差が防
止されている。
【００４７】このように構成された半導体記憶装置で
は、出力制御回路１１に制御信号ＣＡＳバーを供給する
パッド２１ｅと、モード判定回路１２に制御信号ＣＡＳ
バーを供給するパッド２１ｆとがそれぞれ出力制御回路
１１及びモード判定回路１２の近辺に独立して設けら
れ、各パッド２１ｅ，２１ｆと出力制御回路１１及びモ
ード判定回路１２とがそれぞれ独立した配線２２ｅ，２
２ｆで接続される。
【００４８】従って、前記第一の実施例と同様な効果を
得ることができる。図５は、この発明を具体化した第四
の実施例を示す。この実施例は、前記第四の従来例に対
応するものであり、前記従来例と同一構成部分は同一符
号を付してその説明を省略する。
【００４９】前記モード判定回路１２の近辺にはパッド
２１ｇが形成され、同モード判定回路１２とパッド２１
ｇとは配線２２ｇを介して接続されている。前記アドレ
スラッチ回路１３の近辺にはパッド２１ｈが形成され、
同アドレスラッチ回路１３とパッド２１ｈとは配線２２
ｈを介して接続される。
【００５０】前記パッド２１ｇ，２１ｈはボンディング
ワイヤ６を介してリードフレーム２３ｄに接続される。
前記リードフレーム２３ｄはチップ１の周縁を前記パッ
ド２１ｇ，２１ｈの付近までバスバーを利用して延設さ
れて、ボンディングワイヤ６の長さの増大及び交差が防
止されている。
【００５１】このように構成された半導体記憶装置で
は、モード判定回路１２に制御信号ＲＡＳバーを供給す
るパッド２１ｇと、アドレスラッチ回路１３に制御信号
ＲＡＳバーを供給するパッド２１ｈとがそれぞれモード
判定回路１２及びアドレスラッチ回路１３の近辺に独立
して設けられ、各パッド２１ｇ，２１ｈとモード判定回
路１２及びアドレスラッチ回路１３とがそれぞれ独立し
た配線２２ｇ，２２ｈで接続される。
【００５２】従って、前記第一の実施例と同様な効果を
得ることができる。上記実施例から把握できる請求項以
外の技術思想について、以下にその効果とともに記載す
る。
【００５３】（１）チップ上に多数の記憶セルから構成
されるセルアレイを形成し、前記セルアレイの周辺に多
数の機能ブロックを形成し、前記機能ブロックは配線を
介してチップの周縁部に形成された多数のパッドにそれ
ぞれ接続し、前記各パッドをボンディングワイヤを介し
てそれぞれリードフレームに接続し、前記各リードフレ
ームをそれぞれ外部ピンに接続し、同一のリードフレー
ムからボンディングワイヤ、パッド及び配線を介して信
号が供給される複数の機能ブロックを備えた半導体記憶
装置であって、前記同一のリードフレームから信号が供
給される前記複数の機能ブロックの近辺にパッドをそれ
ぞれ形成し、前記パッドと前記各機能ブロックを配線を
介してそれぞれ接続し、前記パッドを同一のリードフレ
ームにボンディングワイヤを介して接続した半導体記憶
装置。機能ブロックとパッドを接続する配線が短縮され
る。
【００５４】
【発明の効果】以上詳述したようにこの発明は、チップ
上の各機能ブロックとパッドとを接続する配線の長さを
短縮して、チップ面積の縮小、動作速度の高速化及び低
消費電力化を図り得る半導体装置を提供することができ
る。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施例を示すレイアウト図である。
【図３】第二の実施例を示すレイアウト図である。
【図４】第三の実施例を示すレイアウト図である。
【図５】第四の実施例を示すレイアウト図である。
【図６】第一の従来例を示すレイアウト図である。
【図７】第二の従来例を示すレイアウト図である。
【図８】第三の従来例を示すレイアウト図である。
【図９】第四の従来例を示すレイアウト図である。
【符号の説明】 １ チップ ６ ボンディングワイヤ ２１ パッド ２２ 配線 ２３ リードフレーム Ｂ 機能ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 好治 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 チップ（１）上に複数の機能ブロック
    （Ｂ）を形成し、前記機能ブロック（Ｂ）は配線を介し
    てチップ（１）の周縁部に形成されたパッドに接続し、
    前記パッドをボンディングワイヤ（６）を介してリード
    フレームに接続する構造の半導体装置であって、 前記同一のリードフレーム（２３）から信号が供給され
    る複数の機能ブロック（Ｂ）の近辺にパッド（２１）を
    それぞれ形成し、前記パッド（２１）と前記各機能ブロ
    ック（Ｂ）を配線（２２）を介してそれぞれ接続し、前
    記パッド（２１）を同一のリードフレーム（２３）にボ
    ンディングワイヤ（６）を介して接続したことを特徴と
    する半導体装置。
  2. 【請求項２】 前記リードフレーム（２３）は前記各パ
    ッド（２１）の付近まで延設されていることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 前記リードフレーム（２３）はバスバー
    を利用して延設されていることを特徴とする請求項２記
    載の半導体装置。
  4. 【請求項４】 前記機能ブロックは、前記チップ（１）
    上のセルアレイの両側にレイアウトされるセンスバッフ
    ァ（３）とロウデコーダ（４）であり、前記センスバッ
    ファ（３）とロウデコーダ（４）の近辺にパッド（２１
    ａ，２１ｂ）がそれぞれ形成され、前記パッド（２１
    ａ，２１ｂ）とセンスバッファ（３）及びロウデコーダ
    （４）とが配線（２２ａ，２２ｂ）でそれぞれ接続さ
    れ、前記パッド（２１ａ，２１ｂ）はボンディングワイ
    ヤ（６）を介して同一のリードフレーム（２３ａ）に接
    続されることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記機能ブロックは、前記チップ（１）
    上にレイアウトされる出力制御回路（１１）とモード判
    定回路（１２）であり、前記出力制御回路（１１）とモ
    ード判定回路（１２）の近辺にパッド（２１ｅ，２１
    ｆ）がそれぞれ形成され、前記パッド（２１ｅ，２１
    ｆ）と出力制御回路（１１）及びモード判定回路（１
    ２）とが配線（２２ｅ，２２ｆ）でそれぞれ接続され、
    前記パッド（２１ｅ，２１ｆ）はボンディングワイヤ
    （６）を介して同一のリードフレーム（２３ｃ）に接続
    されることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記機能ブロックは、前記チップ（１）
    上にレイアウトされるモード判定回路（１２）とアドレ
    スラッチ回路（１３）であり、前記モード判定回路（１
    ２）とアドレスラッチ回路（１３）の近辺にパッド（２
    １ｇ，２１ｈ）がそれぞれ形成され、前記パッド（２１
    ｇ，２１ｈ）とモード判定回路（１２）及びアドレスラ
    ッチ回路（１３）とが配線（２２ｇ，２２ｈ）でそれぞ
    れ接続され、前記パッド（２１ｇ，２１ｈ）はボンディ
    ングワイヤ（６）を介して同一のリードフレーム（２３
    ｄ）に接続されることを特徴とする請求項１記載の半導
    体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899348B2 (en) 2014-02-14 2018-02-20 Shinkawa Ltd. Wire bonding apparatus and method of manufacturing semiconductor device

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