JPH07335286A - メモリ接続用コネクタ - Google Patents
メモリ接続用コネクタInfo
- Publication number
- JPH07335286A JPH07335286A JP12262994A JP12262994A JPH07335286A JP H07335286 A JPH07335286 A JP H07335286A JP 12262994 A JP12262994 A JP 12262994A JP 12262994 A JP12262994 A JP 12262994A JP H07335286 A JPH07335286 A JP H07335286A
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- JP
- Japan
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- connection
- memory
- data
- address
- connection part
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- Pending
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Abstract
(57)【要約】
【目的】 基本性能を損なうことなく、他の装置の取り
付けや収容面での適用性が高いメモリ装置組立体を構成
し得るメモリ接続用コネクタを提供すること。 【構成】 このメモリ接続用コネクタ４は、異なるメモ
リ装置組立体を構成可能なもので、コネクタ４に設けら
れた各接続端子は、メモリ用データのデータベースに応
じて上位，下位に機能が区別され、一方の端子列は直流
電源電圧印加用（ＶDD）接続部１０ａ，上位アドレス用
（Ａ０，Ａ１，Ａ２，Ａ３）接続部１３，下位データ用
（Ｄ７，Ｄ６，Ｄ５，Ｄ４）接続部１４，接地用（ＧＮ
Ｄ）接続部１１ａから成り、他方の端子列は直流電源電
圧印加用（ＶDD）接続部１０ｂ，上位データ用（Ｄ０，
Ｄ１，Ｄ２，Ｄ３）接続部１５，下位アドレス用（Ａ
７，Ａ６，Ａ５，Ａ４）接続部１２，接地用（ＧＮＤ）
接続部１１ｂから成っている。これらの対向する端子列
では各接続部が互いに点対称に配置されている。
付けや収容面での適用性が高いメモリ装置組立体を構成
し得るメモリ接続用コネクタを提供すること。 【構成】 このメモリ接続用コネクタ４は、異なるメモ
リ装置組立体を構成可能なもので、コネクタ４に設けら
れた各接続端子は、メモリ用データのデータベースに応
じて上位，下位に機能が区別され、一方の端子列は直流
電源電圧印加用（ＶDD）接続部１０ａ，上位アドレス用
（Ａ０，Ａ１，Ａ２，Ａ３）接続部１３，下位データ用
（Ｄ７，Ｄ６，Ｄ５，Ｄ４）接続部１４，接地用（ＧＮ
Ｄ）接続部１１ａから成り、他方の端子列は直流電源電
圧印加用（ＶDD）接続部１０ｂ，上位データ用（Ｄ０，
Ｄ１，Ｄ２，Ｄ３）接続部１５，下位アドレス用（Ａ
７，Ａ６，Ａ５，Ａ４）接続部１２，接地用（ＧＮＤ）
接続部１１ｂから成っている。これらの対向する端子列
では各接続部が互いに点対称に配置されている。
Description
【０００１】
【産業上の利用分野】本発明は、主として実装部品であ
るマザーボードとメモリ装置のボードとが分離されてい
る場合の相間接続に適用され、実装部品及びメモリ装置
の間に介在接続されるメモリ接続用コネクタに関する。
るマザーボードとメモリ装置のボードとが分離されてい
る場合の相間接続に適用され、実装部品及びメモリ装置
の間に介在接続されるメモリ接続用コネクタに関する。
【０００２】
【従来の技術】従来、この種のメモリ接続用コネクタに
は、メモリ装置に必要なメモリ用データを伝送するため
のアドレス信号線及びデータ信号線や、メモリ用電源電
圧を伝送するための電源線を接続するための複数の接続
端子が設けられている。
は、メモリ装置に必要なメモリ用データを伝送するため
のアドレス信号線及びデータ信号線や、メモリ用電源電
圧を伝送するための電源線を接続するための複数の接続
端子が設けられている。
【０００３】ここでの各接続端子は所定のパターンで配
置されるが、このコネクタによりメモリ装置のボード及
び実装部品としてのマザーボードを接続するに際し、各
信号線の配置が守られて誤接続によるメモリ装置の破壊
等が防止されるように、コネクタの嵌合部に方向性を持
たせて逆接続を禁じ得るように対策している。
置されるが、このコネクタによりメモリ装置のボード及
び実装部品としてのマザーボードを接続するに際し、各
信号線の配置が守られて誤接続によるメモリ装置の破壊
等が防止されるように、コネクタの嵌合部に方向性を持
たせて逆接続を禁じ得るように対策している。
【０００４】
【発明が解決しようとする課題】上述したメモリ接続用
コネクタの場合、マザーボードとメモリ装置のボードと
の接続方向や位置関係が予め決まっているため、そこで
組み立てられるメモリ装置組立体の寸法や形状も固定化
されてしまい、このメモリ装置組立体を収容するための
筐体の種類もほぼ定められてしまう。
コネクタの場合、マザーボードとメモリ装置のボードと
の接続方向や位置関係が予め決まっているため、そこで
組み立てられるメモリ装置組立体の寸法や形状も固定化
されてしまい、このメモリ装置組立体を収容するための
筐体の種類もほぼ定められてしまう。
【０００５】このため、従来のメモリ接続用コネクタを
含むメモリ装置組立体を別の種類の筐体に収容しようと
すると、その寸法や形状により規制されて収容できなく
なってしまう。例えば収容先の筐体がノート型パソコン
や小型端末装置等である場合、こうしたメモリ装置組立
体を用いてメモリ増設を図ろうとしても取り付けが困難
になってしまう。又、評価等のためにマザーボードに治
具や測定プローブ等の他の装置を取り付けようとする場
合においても、メモリ装置のボードが邪魔になって取り
付けが困難になることが多い。
含むメモリ装置組立体を別の種類の筐体に収容しようと
すると、その寸法や形状により規制されて収容できなく
なってしまう。例えば収容先の筐体がノート型パソコン
や小型端末装置等である場合、こうしたメモリ装置組立
体を用いてメモリ増設を図ろうとしても取り付けが困難
になってしまう。又、評価等のためにマザーボードに治
具や測定プローブ等の他の装置を取り付けようとする場
合においても、メモリ装置のボードが邪魔になって取り
付けが困難になることが多い。
【０００６】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、基本性能を損なうこと
なく、他の装置の取り付けや収容面での適用性が高いメ
モリ装置組立体を構成し得るメモリ接続用コネクタを提
供することにある。
れたもので、その技術的課題は、基本性能を損なうこと
なく、他の装置の取り付けや収容面での適用性が高いメ
モリ装置組立体を構成し得るメモリ接続用コネクタを提
供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、実装部
品とメモリ装置との間に介在接続されると共に、該実装
部品を介して該メモリ装置へとアクセスされるメモリ用
データを伝送するためのアドレス信号線及びデータ信号
線，該実装部品を介して該メモリ装置へと供給されるメ
モリ用電源電圧を伝送するための電源線をそれぞれ接続
するための複数の接続端子が設けられて成るメモリ接続
用コネクタにおいて、複数の接続端子は、アドレス信号
線に対するアドレス用接続部，データ信号線に対するデ
ータ用接続部，及び電源線に対する電源用接続部を所定
のパターンで配置して成る端子列が対向されており、該
対向する端子列では該アドレス用接続部，該データ用接
続部，及び該電源用接続部が互いに点対称に配置された
メモリ接続用コネクタが得られる。
品とメモリ装置との間に介在接続されると共に、該実装
部品を介して該メモリ装置へとアクセスされるメモリ用
データを伝送するためのアドレス信号線及びデータ信号
線，該実装部品を介して該メモリ装置へと供給されるメ
モリ用電源電圧を伝送するための電源線をそれぞれ接続
するための複数の接続端子が設けられて成るメモリ接続
用コネクタにおいて、複数の接続端子は、アドレス信号
線に対するアドレス用接続部，データ信号線に対するデ
ータ用接続部，及び電源線に対する電源用接続部を所定
のパターンで配置して成る端子列が対向されており、該
対向する端子列では該アドレス用接続部，該データ用接
続部，及び該電源用接続部が互いに点対称に配置された
メモリ接続用コネクタが得られる。
【０００８】本発明によれば、上記メモリ接続用コネク
タにおいて、アドレス用接続部及びデータ用接続部は、
メモリ用データのデータベースに応じて上位，下位に機
能が区別されるもので、一方の端子列は上位アドレス用
接続部及び下位データ用接続部を含み、他方の端子列は
上位データ用接続部及び下位アドレス用接続部を含むメ
モリ接続用コネクタが得られる。
タにおいて、アドレス用接続部及びデータ用接続部は、
メモリ用データのデータベースに応じて上位，下位に機
能が区別されるもので、一方の端子列は上位アドレス用
接続部及び下位データ用接続部を含み、他方の端子列は
上位データ用接続部及び下位アドレス用接続部を含むメ
モリ接続用コネクタが得られる。
【０００９】
【実施例】以下に実施例を挙げ、本発明のメモリ接続用
コネクタについて、図面を参照して詳細に説明する。
コネクタについて、図面を参照して詳細に説明する。
【００１０】図１は、本発明の一実施例に係るメモリ接
続用コネクタの接続端子構成を平面図により示したもの
である。
続用コネクタの接続端子構成を平面図により示したもの
である。
【００１１】このコネクタ４は、マザーボードとメモリ
装置のボードとの間に介在接続されるもので、このコネ
クタ４には、外部装置からマザーボードを介してメモリ
装置へとアクセスされるメモリ用データを伝送するため
のアドレス信号線及びデータ信号線と、外部電源装置か
らマザーボードを介してメモリ装置へと供給されるメモ
リ用電源電圧を伝送するための電源線とをそれぞれ接続
するための複数の接続端子が設けられている。
装置のボードとの間に介在接続されるもので、このコネ
クタ４には、外部装置からマザーボードを介してメモリ
装置へとアクセスされるメモリ用データを伝送するため
のアドレス信号線及びデータ信号線と、外部電源装置か
らマザーボードを介してメモリ装置へと供給されるメモ
リ用電源電圧を伝送するための電源線とをそれぞれ接続
するための複数の接続端子が設けられている。
【００１２】これらの接続端子は、アドレス信号線に対
するアドレス用接続部，データ信号線に対するデータ用
接続部，及び電源線に対する電源用接続部を所定のパタ
ーンで配置して成る端子列が対向されている。又、各接
続端子はメモリ用データのデータベースに応じて上位，
下位に機能が区別されており、一方の端子列は直流電源
電圧印加用（ＶDD）接続部１０ａ，上位アドレス用（Ａ
０，Ａ１，Ａ２，Ａ３）接続部１３，下位データ用（Ｄ
７，Ｄ６，Ｄ５，Ｄ４）接続部１４，接地用（ＧＮＤ）
接続部１１ａから成り、他方の端子列は直流電源電圧印
加用（ＶDD）接続部１０ｂ，上位データ用（Ｄ０，Ｄ
１，Ｄ２，Ｄ３）接続部１５，下位アドレス用（Ａ７，
Ａ６，Ａ５，Ａ４）接続部１２，接地用（ＧＮＤ）接続
部１１ｂから成っている。即ち、ここで各接続端子は、
対向する端子列では各接続部が互いに点対称に配置され
ている。
するアドレス用接続部，データ信号線に対するデータ用
接続部，及び電源線に対する電源用接続部を所定のパタ
ーンで配置して成る端子列が対向されている。又、各接
続端子はメモリ用データのデータベースに応じて上位，
下位に機能が区別されており、一方の端子列は直流電源
電圧印加用（ＶDD）接続部１０ａ，上位アドレス用（Ａ
０，Ａ１，Ａ２，Ａ３）接続部１３，下位データ用（Ｄ
７，Ｄ６，Ｄ５，Ｄ４）接続部１４，接地用（ＧＮＤ）
接続部１１ａから成り、他方の端子列は直流電源電圧印
加用（ＶDD）接続部１０ｂ，上位データ用（Ｄ０，Ｄ
１，Ｄ２，Ｄ３）接続部１５，下位アドレス用（Ａ７，
Ａ６，Ａ５，Ａ４）接続部１２，接地用（ＧＮＤ）接続
部１１ｂから成っている。即ち、ここで各接続端子は、
対向する端子列では各接続部が互いに点対称に配置され
ている。
【００１３】図２は、このメモリ接続用コネクタによる
接続相手先となるメモリ装置の接続構成を平面図により
示したものである。
接続相手先となるメモリ装置の接続構成を平面図により
示したものである。
【００１４】このメモリ装置は、ボード１上にメモリ２
が設けられ、メモリ２からはボード１の長手方向の一端
側へ下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信号線
部１２´，上位アドレス用（Ａ３，Ａ２，Ａ１，Ａ０）
信号線部１３´，下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ
４）信号線部１４´，上位データ用（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）信号線部１５´，直流電源電圧印加用
（ＶDD）信号線部１０´，接地用（ＧＮＤ）信号線部１
１´が延在して配設されている。
が設けられ、メモリ２からはボード１の長手方向の一端
側へ下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信号線
部１２´，上位アドレス用（Ａ３，Ａ２，Ａ１，Ａ０）
信号線部１３´，下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ
４）信号線部１４´，上位データ用（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）信号線部１５´，直流電源電圧印加用
（ＶDD）信号線部１０´，接地用（ＧＮＤ）信号線部１
１´が延在して配設されている。
【００１５】このメモリ装置のボード１は、上述したコ
ネクタ４を用いてマザーボード３との間で接続固定され
る。
ネクタ４を用いてマザーボード３との間で接続固定され
る。
【００１６】図３は、コネクタ４を用いてメモリ装置の
ボード１をマザーボード３に実装した場合の一例であ
り、同図（ａ）はその斜視図を示し、同図（ｂ）はその
側面図を示したものである。
ボード１をマザーボード３に実装した場合の一例であ
り、同図（ａ）はその斜視図を示し、同図（ｂ）はその
側面図を示したものである。
【００１７】ここでのメモリ装置組立体においては、通
常のメモリデバイスのアクセスと同様に上位アドレス用
（Ａ３，Ａ２，Ａ１，Ａ０）信号線部１３´及び下位ア
ドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信号線部１２´に
おけるそれぞれのアドレス信号線を０番地から順次アク
セスすると、メモリ２にも０番地から順次アクセスされ
て読み書きが可能になる。
常のメモリデバイスのアクセスと同様に上位アドレス用
（Ａ３，Ａ２，Ａ１，Ａ０）信号線部１３´及び下位ア
ドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信号線部１２´に
おけるそれぞれのアドレス信号線を０番地から順次アク
セスすると、メモリ２にも０番地から順次アクセスされ
て読み書きが可能になる。
【００１８】一方、図４はコネクタ４を用いてメモリ装
置のボード１をマザーボード３に実装した場合の他例で
あり、同図（ａ）はその斜視図を示し、同図（ｂ）はそ
の側面図を示したものである。即ち、ここではボード１
の配置が図３に示したものと比べて１８０度回転させた
逆方向の位置になる。
置のボード１をマザーボード３に実装した場合の他例で
あり、同図（ａ）はその斜視図を示し、同図（ｂ）はそ
の側面図を示したものである。即ち、ここではボード１
の配置が図３に示したものと比べて１８０度回転させた
逆方向の位置になる。
【００１９】このメモリ装置組立体においては、マザー
ボード３側の下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ
４）信号線部１２´と上位アドレス用（Ａ３，Ａ２，Ａ
１，Ａ０）信号線部１３´とが逆に接続され、最下位ア
ドレスＡ０（ビット）がメモリ装置のボード１側ではＡ
４（ビット）に見え、マザーボード３側のＡ４（ビッ
ド）がメモリ装置のボード１側ではＡ０（ビット）に見
えるように接続される。
ボード３側の下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ
４）信号線部１２´と上位アドレス用（Ａ３，Ａ２，Ａ
１，Ａ０）信号線部１３´とが逆に接続され、最下位ア
ドレスＡ０（ビット）がメモリ装置のボード１側ではＡ
４（ビット）に見え、マザーボード３側のＡ４（ビッ
ド）がメモリ装置のボード１側ではＡ０（ビット）に見
えるように接続される。
【００２０】又、下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ
４）信号線部１４´と上位データ用（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）信号線部１５´とに関しても同様に、マザー
ボード３のＤ０（ビット）がメモリ装置のボード１のＤ
４（ビット）に、マザーボード３のＤ４（ビット）がメ
モリ装置のボード１のＤ０（ビット）に見えるように接
続される。
４）信号線部１４´と上位データ用（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）信号線部１５´とに関しても同様に、マザー
ボード３のＤ０（ビット）がメモリ装置のボード１のＤ
４（ビット）に、マザーボード３のＤ４（ビット）がメ
モリ装置のボード１のＤ０（ビット）に見えるように接
続される。
【００２１】更に、直流電源電圧印加用（ＶDD）信号線
部１０´と接地用（ＧＮＤ）信号線部１１´とに関して
は、図３の場合と同じ接続となるように配置される。
部１０´と接地用（ＧＮＤ）信号線部１１´とに関して
は、図３の場合と同じ接続となるように配置される。
【００２２】このメモリ装置組立体においても、マザー
ボード３側から書き込むためにアクセスしたアドレス
（番地）からは、読み込みのときにも同じアドレスをア
クセスするので、各アドレスのデータを何等問題なく読
み書きが可能となる。
ボード３側から書き込むためにアクセスしたアドレス
（番地）からは、読み込みのときにも同じアドレスをア
クセスするので、各アドレスのデータを何等問題なく読
み書きが可能となる。
【００２３】
【発明の効果】以上に述べた通り、本発明のメモリ接続
用コネクタによれば、アドレス信号線，データ信号線，
及び電源線をそれぞれ接続するための複数の接続端子の
配列を改良し、対向する端子列で各接続部を互いに点対
称に配置させて基本機能に支障なく異なるメモリ装置組
立体を構成可能にしているので、このメモリ接続用コネ
クタを用いれば他の装置の取り付けや収容に関して適用
性が高くなる。この結果、メモリ装置組立体を収容し得
る筐体の種類が豊富になる他、評価等のためにマザーボ
ードに他の装置（治具，測定プローブ等）を取り付けよ
うとする場合においても、メモリ装置のボードに邪魔さ
れることなく簡単に取り付けを行い得るようになる。
用コネクタによれば、アドレス信号線，データ信号線，
及び電源線をそれぞれ接続するための複数の接続端子の
配列を改良し、対向する端子列で各接続部を互いに点対
称に配置させて基本機能に支障なく異なるメモリ装置組
立体を構成可能にしているので、このメモリ接続用コネ
クタを用いれば他の装置の取り付けや収容に関して適用
性が高くなる。この結果、メモリ装置組立体を収容し得
る筐体の種類が豊富になる他、評価等のためにマザーボ
ードに他の装置（治具，測定プローブ等）を取り付けよ
うとする場合においても、メモリ装置のボードに邪魔さ
れることなく簡単に取り付けを行い得るようになる。
【図１】本発明の一実施例に係るメモリ接続用コネクタ
の接続端子構成を示した平面図である。
の接続端子構成を示した平面図である。
【図２】図１に示すメモリ接続用コネクタによる接続相
手先となるメモリ装置の接続構成を示した平面図であ
る。
手先となるメモリ装置の接続構成を示した平面図であ
る。
【図３】図１に示すメモリ接続用コネクタを用いて図２
に示すメモリ装置のボードをマザーボードに実装した場
合の一例であり、（ａ）はその斜視図を示し、（ｂ）は
その側面図を示したものである。
に示すメモリ装置のボードをマザーボードに実装した場
合の一例であり、（ａ）はその斜視図を示し、（ｂ）は
その側面図を示したものである。
【図４】図１に示すメモリ接続用コネクタを用いて図２
に示すメモリ装置のボードをマザーボードに実装した場
合の他例であり、（ａ）はその斜視図を示し、（ｂ）は
その側面図を示したものである。
に示すメモリ装置のボードをマザーボードに実装した場
合の他例であり、（ａ）はその斜視図を示し、（ｂ）は
その側面図を示したものである。
１ ボード ２ メモリ装置 ３ マザーボード ４ コネクタ １０ａ，１０ｂ 直流電源電圧印加用（ＶDD）接続部 １１ａ，１１ｂ 接地用（ＧＮＤ）接続部 １２ 下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ４）接続
部 １３ 上位アドレス用（Ａ０，Ａ１，Ａ２，Ａ３）接続
部 １４ 下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ４）接続部 １５ 上位データ用（Ｄ０，Ｄ１，Ｄ２，Ｄ３）接続部 １０´ 直流電源電圧印加用（ＶDD）信号線部 １１´ 接地用（ＧＮＤ）信号線部 １２´ 下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信
号線部 １３´ 上位アドレス用（Ａ３，Ａ２，Ａ１，Ａ０）信
号線部 １４´ 下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ４）信号
線部 １５´ 上位データ用（Ｄ３，Ｄ２，Ｄ１，Ｄ０）信号
線部
部 １３ 上位アドレス用（Ａ０，Ａ１，Ａ２，Ａ３）接続
部 １４ 下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ４）接続部 １５ 上位データ用（Ｄ０，Ｄ１，Ｄ２，Ｄ３）接続部 １０´ 直流電源電圧印加用（ＶDD）信号線部 １１´ 接地用（ＧＮＤ）信号線部 １２´ 下位アドレス用（Ａ７，Ａ６，Ａ５，Ａ４）信
号線部 １３´ 上位アドレス用（Ａ３，Ａ２，Ａ１，Ａ０）信
号線部 １４´ 下位データ用（Ｄ７，Ｄ６，Ｄ５，Ｄ４）信号
線部 １５´ 上位データ用（Ｄ３，Ｄ２，Ｄ１，Ｄ０）信号
線部
Claims (2)
- 【請求項１】 実装部品とメモリ装置との間に介在接続
されると共に、該実装部品を介して該メモリ装置へとア
クセスされるメモリ用データを伝送するためのアドレス
信号線及びデータ信号線，該実装部品を介して該メモリ
装置へと供給されるメモリ用電源電圧を伝送するための
電源線をそれぞれ接続するための複数の接続端子が設け
られて成るメモリ接続用コネクタにおいて、前記複数の
接続端子は、前記アドレス信号線に対するアドレス用接
続部，前記データ信号線に対するデータ用接続部，及び
前記電源線に対する電源用接続部を所定のパターンで配
置して成る端子列が対向されており、該対向する端子列
では該アドレス用接続部，該データ用接続部，及び該電
源用接続部が互いに点対称に配置されていることを特徴
とするメモリ接続用コネクタ。 - 【請求項２】 請求項１記載のメモリ接続用コネクタに
おいて、前記アドレス用接続部及び前記データ用接続部
は、前記メモリ用データのデータベースに応じて上位，
下位に機能が区別されるもので、一方の端子列は上位ア
ドレス用接続部及び下位データ用接続部を含み、他方の
端子列は上位データ用接続部及び下位アドレス用接続部
を含むことを特徴とするメモリ接続用コネクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12262994A JPH07335286A (ja) | 1994-06-03 | 1994-06-03 | メモリ接続用コネクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12262994A JPH07335286A (ja) | 1994-06-03 | 1994-06-03 | メモリ接続用コネクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335286A true JPH07335286A (ja) | 1995-12-22 |
Family
ID=14840706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12262994A Pending JPH07335286A (ja) | 1994-06-03 | 1994-06-03 | メモリ接続用コネクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934747A (zh) * | 2014-03-20 | 2015-09-23 | 精工爱普生株式会社 | 连接器、无线通信模块、无线通信装置及电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258132A (ja) * | 1992-03-13 | 1993-10-08 | Fujitsu Ltd | Ｉｃカード |
-
1994
- 1994-06-03 JP JP12262994A patent/JPH07335286A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05258132A (ja) * | 1992-03-13 | 1993-10-08 | Fujitsu Ltd | Ｉｃカード |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934747A (zh) * | 2014-03-20 | 2015-09-23 | 精工爱普生株式会社 | 连接器、无线通信模块、无线通信装置及电子设备 |
| JP2015185214A (ja) * | 2014-03-20 | 2015-10-22 | セイコーエプソン株式会社 | コネクター、無線通信モジュール、無線通信装置、及び、電子機器 |
| US9935381B2 (en) | 2014-03-20 | 2018-04-03 | Seiko Epson Corporation | Connector, wireless communication module, wireless communication device, and electronic apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960827 |