JPH07325751A - アドレス変換方法 - Google Patents

Abstract

(57)【要約】 【目的】 連続のメモリアドレスデータを不連続のメモ
リアドレスデータに変換し、不連続のメモリブロックの
データを高速に読み書きする。 【構成】 先頭の連結順位のメモリブロックから先頭の
パケットに対する情報の読み書き終了後は、連結順テー
ブルに記憶されたメモリブロックの番号を直前のメモリ
ブロックの読み書き終了毎に１つずつ順に読出し、その
読出したメモリブロック番号と各メモリブロックのサイ
ズを示す固定長データとの乗算値を前記メモリアドレス
データに加算し、その加算値を前記バッファのメモリア
ドレス入力とすることにより、連続アドレス指定の前記
メモリアドレスデータをチエーンポインタで関係付けら
れたメモリブロックへのアドレスデータに変換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長単位で分割され
た複数のメモリブロックで構成され、各メモリブロック
同士をチエーンポインタで関係付けて情報を記憶するバ
ッファを備え、このバッファに対して連続したメモリア
ドレスを示すメモリアドレスデータを入力して情報を読
み書きする情報システムに使用するアドレス変換方法に
係り、特にＬＡＮ（ローカルエリアネットワーク）相互
間で通信するパケットを中継するルータに適用して好適
なアドレス変換方法に関するものである。

【０００２】

【従来の技術】近年、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ
Ｎｅｔｗｏｒｋ）によるネットワーク構築が進み、デー
タ構造やプロトコルの異なる異種ＬＡＮ間での通信形態
が増加している。

【０００３】この異種ＬＡＮ間での通信に際して、パケ
ットを中継するルータが使用される。

【０００４】図７は、トークンリングＬＡＮとＡＴＭ
ＬＡＮとを接続するルータの内部構成を示すブロック図
であり、一般に市販されているマイクロプロセッサで構
成されたプロセッサ１と、パケットバッファ２０，送信
バッファ２１，受信バッファ２２が設けられたメモリ
２、ＡＴＭ ＬＡＮとの間でパケットの送信および受信
を行う送信用分解／組立て回路（以下、ＳＡＲ（Ｓ）と
言う）３および受信用組立て回路（以下、ＳＡＲ（Ｒ）
と言う）４と、複数のトーキングＬＡＮとの間でパケッ
トの送受信を行う複数のＬＡＮコントローラ５，６，７
とから成っている。

【０００５】ここで、ＳＡＲ（ｓ）およびＳＡＲ（Ｒ）
は、例えば米国ＴｒａｎＳｗｉｔｃｈ ＣｏｒｐのＳＡ
ＲＡチップ（ＴＸＣ−０５５０１／０５６０１）を使用
している。このＳＡＲＡチップは送受信するパケットを
パケットバッファ２０に読み書きする際に、連続したメ
モリアドレスを示すメモリアドレスデータを出力する。

【０００６】また、パケットバッファ２０はＡＴＭ Ｌ
ＡＮとトーキングＬＡＮとの間で送受信するパケットを
一時格納するものであり、メモリ容量を節約するため
に、固定長単位（例えば１Ｋバイト単位）で分割された
複数のメモリブロックで構成され、これらメモリブロッ
クをチエーンポインタで関係付けて連続する複数のパケ
ットを格納するようになっている。

【０００７】また、送信バッファ２１および受信バッフ
ァ２２はパケットバッファ２０にパケットを読み書きす
る時の一時格納用のバッファである。

【０００８】図８は、パケットバッファ２０と送信バッ
ファ２１の使用方法を示す図であり、パケットバッファ
２０はＣ語単位のメモリブロックＢ１，Ｂ２，Ｂ３，…
Ｂｎで構成され、×印部分がユーザフレーム領域を示
し、その直前にはｅ語の管理ブロックが設けられ、この
管理ブロックにパケット同士の連結関係を示すチエーン
ポインタが格納されると共に、当該メモリブロックの使
用／未使用を示す情報が格納されるようになっている。

【０００９】ここで、メモリブロックＢ１に格納された
パケットが一連のパケットのうち先頭パケットであると
すると、先頭のパケットにはＬＡＮ間の経路選択用のヘ
ッダを付加する必要から、メモリブロックＢ１の管理ブ
ロックの後半にはＬＡＮ間の経路選択用のヘッダが格納
され、ユーザフレーム領域のデータの先頭に付加されて
送信されるようになっている。

【００１０】従って、メモリブロックＢ１の先頭アドレ
スをａ，ＬＡＮ間の経路選択用のヘッダの先頭アドレス
をｂとすると、先頭のパケットについては「ａ＋ｂ」〜
「ａ＋ｃ」までがユーザフレーム領域となる。しかし、
２番目のパケットからは各メモリブロックの先頭アドレ
スからｅ語離れたアドレスからがユーザフレーム領域と
なる。

【００１１】上記のように、ＳＡＲ（Ｓ）３はパケット
バッファ２０に格納されたパケットをＡＴＭ ＬＡＮに
送信するに際し、連続したメモリアドレスデータを送出
するのに対し、パケットバッファ２０はチエーンポイン
タで複数のメモリブロックが連続または非連続で使用さ
れ、かつ各メモリブロックの先頭にはｅ語の管理ブロッ
クが付加されている。

【００１２】従って、パケットバッファ２０に格納され
たパケットをＡＴＭ ＬＡＮに送信するに際して、ＳＡ
Ｒ（Ｓ）３が送出する連続のメモリアドレスデータによ
りパケットバッファ２０のユーザフレーム領域のデータ
を直接読み出すことはできない。

【００１３】そこで、従来にあっては、送信対象の各ユ
ーザフレーム領域のデータを図８に示すように連続して
送信バッファ２１に一旦複写した後、この送信バッファ
２１をＳＡＲ（Ｓ）３が送出する連続のメモリアドレス
データにより読出し、ＳＡＲ（Ｓ）３においてＡＴＭ
ＬＡＮ用のパケットに組立てて送信するようにしてい
る。

【００１４】これは、受信用のＳＡＲ（Ｒ）４がＡＴＭ
ＬＡＮから受信したパケットをパケットバッファ２０
に格納する場合も同様であり、ＳＡＲ（Ｒ）４が受信し
たパケットは受信バッファ２２に連続して一旦格納され
た後、パケットバッファ２０の各メモリブロックのうち
未使用のブロックに順次格納される。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ように、ＳＡＲ（Ｓ）３およびＳＡＲ（Ｒ）４が送信お
よび受信したパケットを送信バッファ２１および受信バ
ッファ２２に一旦複写する方法を採った場合、この複写
に要する時間がパケットの送受信速度の向上を図る上で
の障害となり、ルータの性能をさらに向上させることが
できないという問題が生じている。

【００１６】本発明の目的は、固定長単位で分割された
複数のメモリブロック同士をチエーンポインタで関係付
けて情報を記憶するバッファに対し、連続したメモリア
ドレスデータを入力して情報を読み書きするルータ等の
情報システムにおいて、各メモリブロックの情報をさら
に高速で読み書きすることができるアドレス変換方法を
提供することである。

【００１７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、基本的には、チエーンポインタで関係付
けられる読み書き対象のメモリブロックに関し、先頭メ
モリブロックからの相対ブロック数データを連結順に連
結順テーブルに記憶しておき、前記メモリアドレスデー
タによって先頭連結順位のメモリブロックに対する情報
の読み書き終了後は、前記連結順テーブルに記憶された
前記相対ブロック数データを直前のメモリブロックの読
み書き終了毎に１つずつ順に読出し、その読出した相対
ブロック数データと各メモリブロックのサイズを示す固
定長データとの乗算値を前記メモリアドレスデータに加
算し、その加算値を前記バッファのメモリアドレス入力
とすることにより、連続アドレス指定の前記メモリアド
レスデータをチエーンポインタで関係付けられた前記バ
ッファへのアドレスデータに変換することを特徴とす
る。

【００１８】

【作用】上記手段によると、まず、先頭の連結順位のメ
モリブロックから先頭のパケットに対する情報の読み書
き終了後は、前記連結順テーブルに記憶されたメモリブ
ロックの番号を直前のメモリブロックの読み書き終了毎
に１つずつ順に読出し、その読出したメモリブロック番
号と各メモリブロックのサイズを示す固定長データとの
乗算値を前記メモリアドレスデータに加算し、その加算
値を前記バッファのメモリアドレス入力とすることによ
り、連続アドレス指定の前記メモリアドレスデータをチ
エーンポインタで関係付けられたメモリブロックへのア
ドレスデータに変換する。

【００１９】

【実施例】以下、本発明を図示する実施例に基づいて詳
細に説明する。

【００２０】図１は、本発明によるアドレス変換方法を
使用したルータの一実施例を示す内部ブロック図であ
り、図７と同一部分は同一記号で表わし、その説明は省
略する。

【００２１】図１において、図７と異なるのは、メモリ
２とＳＡＲ（Ｓ）３およびＳＡＲ（Ｒ）４との間にアド
レス変換回路８を設けたことである。なお、９はＳＡＲ
（Ｓ）３およびＳＡＲ（Ｒ）４に対しプロセッサからダ
イレクトメモリアクセス機能を起動させるゲートであ
る。

【００２２】図２は、アドレス変換回路８の詳細構成
図、図３はパケットバッファ２０の構成図である。

【００２３】図２に示すアドレス変換回路８は、チエー
ンポインタで関係付けられる読み書き対象のパケットバ
ッファ２０の各メモリブロックに関し、先頭メモリブロ
ックからの相対ブロック数データｎを連結順にＲレジス
タ（連結順テーブル）に記憶しておき、ＳＡＲ（Ｓ）３
またはＳＡＲ（Ｒ）４から出力されるメモリアドレスデ
ータＭＡによって先頭連結順位のメモリブロックＢ０に
対する情報の読み書き終了後は、Ｒレジスタに記憶され
た相対ブロック数データｎを直前のメモリブロックの読
み書き終了毎に１つずつ順に読出し、その読出した相対
ブロック数データと各メモリブロックのサイズを示す固
定長データＣとの乗算値Ｃ・ｎを前記メモリアドレスデ
ータＭＡに加算し、その加算値をパケットバッファ２０
のメモリアドレス入力とすることにより、連続アドレス
指定の前記メモリアドレスデータＭＡをチエーンポイン
タで関係付けられたパケットバッファ２０へのアドレス
データに変換するように構成されている。

【００２４】すなわち、変換対象となるパケットバッフ
ァ２０の先頭メモリブロックＢ０の先頭アドレスａを保
持するＡレジスタ８１、先頭メモリブロックＢ０の先頭
アドレスａからの相対アドレスｂを保持するＢレジスタ
８２、パケットバッファ２０の各メモリブロックのアド
レス長Ｃを保持するＣレジスタ８３、先頭メモリブロッ
クＢ０からの相対ブロック数データｎを連結順に記憶す
るＲレジスタ８４、各メモリブロックの先頭に設けられ
る管理ブロック８６のアドレス長ｅを保持するＥレジス
タ８５を備えている。

【００２５】また、メモリアドレスデータＭＡの変化を
１アドレス単位で検出するアドレス変化検出回路８７、
先頭アドレスａと相対アドレスｂとを加算する加算器８
８、アドレス長Ｃと相対ブロック数データｎとを乗算す
る乗算器８９、この乗算器８９の乗算値Ｃ・ｎと先頭ア
ドレスａとを加算する加算器９０、管理ブロック８６の
アドレス長ｅとの加算器９０の加算出力ａ＋Ｃ・ｎとを
加算する加算器９１を備えている。

【００２６】さらに、加算器９０の加算出力「ａ＋Ｃ・
ｎ」とメモリアドレスデータＭＡとを比較し、「ａ＋Ｃ
・ｎ」＞ＭＡの時はアンドゲー９２に“１”信号を入力
する比較器９３、加算器８８の加算出力「ａ＋ｂ」とメ
モリアドレスデータＭＡとを比較し、「ａ＋ｂ」＝ＭＡ
の時はオアゲート９４に“１”信号を入力し、「ａ＋
ｂ」＜ＭＡの時はアンドゲート９２に“１”信号を入力
する比較器９５を備えている。

【００２７】また、各メモリブロックのアドレス長Ｃと
管理ブロック８６のアドレス長ｅとの差Ｃ−ｅを求める
減算器９６、比較器９３の両入力が一致した以降はカウ
ントイネーブルとなり、アドレス変化検出回路８７から
１アドレス毎に出力されるパルス信号をカウントするカ
ウンタ９７、このカウンタ９７のカウント値（すなわ
ち、読み書きの終了したユーザフレーム領域のアドレス
長）と減算器９６の減算出力とを比較し、両者が一致し
た時はカウンタ９７をリセットすると共に、オアゲート
１０３を介して相対ブロックカウンタ１０２をカウント
アップする比較器９８を備えている。

【００２８】さらに、加算器９１の加算出力とカウンタ
９７のカウント値とを加算する加算器９９、オアゲート
９４の出力信号が“１”の時はメモリアドレスデータＭ
Ａをパケットバッファ２０へのアドレス入力として選択
出力し、オアゲート９４の出力信号が“０”の時は加算
器９９の加算出力を選択出力するセレクタ１００、相対
ブロックカウンタ１０２のカウント値が「０」のとき
“１”信号をアンドゲート９２に入力するデコーダ１０
１を備えている。

【００２９】なお、相対ブロックカウンタ１０２は、カ
ウント値「０」〜「ｎ」の間を巡回し、そのカウント値
でＲレジスタ８４の相対ブロック数データが読み出され
る。

【００３０】次に、以上の構成に係るアドレス変換動作
について図３を参照して説明する。

【００３１】まず、Ａレジスタ８１、Ｂレジスタ８２、
Ｃレジスタ８３、Ｅレジスタ８５にそれぞれ先頭アドレ
スａ、相対アドレスｂ、アドレス長Ｃ、アドレス長ｅを
セットする。また、Ｒレジスタ８４に対し、先頭メモリ
ブロックＢ０からの相対ブロック数データとして、例え
ば１，３，…，ｎ−１，ｎを連結順に記憶させる。

【００３２】次に、プロセッサ１からＳＡＲ（Ｓ）３に
対してメモリアドレス「ａ＋ｂ」を指定した後、ゲート
９を介してダイレクトメモリアクセス機能の起動指令を
与える。

【００３３】すると、ＳＡＲ（Ｓ）３はメモリアクセス
ために「ａ＋ｂ」から始まるメモリアドレスデータＭＡ
を出力するようになる。

【００３４】これに対し、比較器９５はメモリアドレス
データＭＡが「ａ＋ｂ」の時に“１”信号をアンドゲー
ト９４に入力し、また「ａ＋ｂ＋１」となった後はアン
ドゲート９２に“１”信号を入力する。

【００３５】一方、相対ブロックカウンタ１０２はその
カウント値が「０」であるため、Ｒレジスタ８４からは
先頭ステージの相対ブロック数データ「１」が出力され
る。また、デコーダ１０１の出力信号は“１”となって
いる。

【００３６】従って、この状態では、乗算器８９の乗算
出力は「１Ｃ」、加算器９０の加算出力は「ａ＋１ｃ」
となっている。

【００３７】このため、比較器９３ではＭＡ＜「ａ＋１
ｃ」の関係が成立するので、“１”をアンドゲート９２
に入力する。

【００３８】これによって、アンドゲート９２では３入
力が全て“１”となるので、該アンドゲート９２はオア
ゲート９４に“１”信号を入力する。

【００３９】すなわち、メモリアドレスデータＭＡが
「ａ＋ｂ」〜「ａ＋１ｃ−１」の間はオアゲート９４か
ら“１”信号が出力され、セレクタ１００に入力され
る。

【００４０】これにより、セレクタ１００はメモリアド
レスデータＭＡをパケットバッファ２０のアクセス用ア
ドレスデータとして出力する。

【００４１】すなわち、先頭のメモリブロックＢ０につ
いてはメモリアドレスデータＭＡがそのまま出力され
る。

【００４２】しかし、メモリアドレスデータＭＡが「ａ
＋１ｃ」になると、比較器９３ではＭＡ＜「ａ＋１ｃ」
の関係が不成立となるので、アンドゲート９２に入力さ
れていた“１”信号は“０”信号に変化する。このた
め、アンドゲート９２の出力は“０”信号となり、さら
にオアゲート９４の出力も“０”信号となる。これによ
って、セレクタ１００は加算器９９の出力を選択出力す
るようになる。

【００４３】また、比較器９３ではＭＡ＝「ａ＋１ｃ」
の関係が新たに成立するので、カウンタ９７をカウント
イネーブル状態にする。さらに、オアゲート１０３を介
して相対ブロックカウンタ１０２を「カウント値＝１」
に更新する。これによって、Ｒレジスタ８４からは先頭
ステージの相対ブロック数データ「１」が再び出力され
る。

【００４４】これによって、カウンタ９７はメモリアド
レスデータＭＡが１アドレス変化する度にカウントアッ
プされる。

【００４５】カウンタ９７がカウントイネーブル状態と
なった以降では、加算器９９は「カウンタ９７のカウン
ト値＋ａ＋１ｃ＋ｅ」を出力する。

【００４６】これによって、メモリアドレスデータＭＡ
が「ａ＋１ｃ」になった以降は、セレクタ１００は「カ
ウンタ９７のカウント値＋ａ＋１ｃ＋ｅ」をパケットバ
ッファ２０のアクセス用アドレスデータとして出力す
る。

【００４７】すなわち、「ａ＋１ｃ」〜「ａ＋１ｃ＋ｃ
−ｅ」までのメモリアドレスデータＭＡは、「カウンタ
９７のカウント値＋ａ＋１ｃ＋ｅ」に変換され、メモリ
ブロックＢ１のユーザフレーム領域のデータが読み出さ
れる。

【００４８】次に、「カウンタ９７のカウント値＝ｃ−
ｅ」となると、すなわちメモリブロックＢ１のユーザフ
レーム領域のデータの読出しを終了すると、比較器９８
では２つの入力値が一致するので、カウンタ９７はリセ
ットされる。

【００４９】同時に、相対ブロックカウンタ１０２が比
較器９８の一致出力信号によってカウントアップされ、
カウント値＝２となる。

【００５０】すると、Ｒレジスタ８４からは３番目のパ
ケットデータが記憶されているメモリブロックを示す相
対ブロック数データ「３」が出力される。このため、乗
算器８９の出力は「３Ｃ」となる。

【００５１】すると、加算器９９の出力は、「カウンタ
９７のカウント値＋ａ＋３ｃ＋ｅ」となり、メモリブロ
ックＢ３のユーザフレーム領域のデータが読み出され
る。

【００５２】以降、ｎ番目のパケットデータが記憶され
ているメモリブロックＢｎまでの読出し動作が同様にし
て繰り返される。

【００５３】なお、ＡＴＭ ＬＡＮからの受信データを
パケットバッファ２０に書き込む場合も同様にアドレス
変換される。

【００５４】このように本実施例によれば、連続アドレ
ス指定方式のメモリアドレスデータＭＡを、不連続のメ
モリブロックのアドレスデータに変換し、この変換後の
アドレスデータによりパケットバッファ２０をアクセス
するようにしたので、パケットバッファ２０内のデータ
を読み出して送信する際に、送信バッファ２１に複写す
る必要がなくなる。この結果、パケットの送受信速度の
向上を図る上での障害がなくなり、ルータの性能をさら
に向上させることができる。

【００５５】次に、第２の実施例について図４、図５、
図６を用いて説明する。

【００５６】図４は、アドレス変換回路８の第２の実施
例を示す構成図であり、チエーンポインタで関係付けら
れる読み書き対象のメモリブロックに関し、先頭メモリ
ブロックからの相対ブロック位置データを連結順にＲレ
ジスタに記憶しておき、メモリアドレスデータＭＡで示
されるアドレス位置が各メモリブロックのサイズを示す
固定長データＣの何倍の位置にあるかを判定した後、そ
の倍数に対応する相対ブロック位置データをＲレジスタ
から取得し、該相対ブロック位置データをメモリアドレ
スデータＭＡに加算し、その加算値をパケットバッファ
２０のメモリアドレス入力とするように構成されてい
る。

【００５７】すなわち、変換対象となるメモリアドレス
データＭＡの先頭アドレスａを保持するＡレジスタ１２
１、各メモリブロックの先頭に設けられる管理ブロック
８６のアドレス長ｅを保持するＥレジスタ１２２、各メ
モリブロックのアドレス長Ｃを保持するＣレジスタ１２
３、先頭メモリブロックＢｊからの相対ブロック位置デ
ータｊを連結順に記憶するＲレジスタ１２４を備えてい
る。

【００５８】また、先頭アドレスａとメモリアドレスデ
ータＭＡとを比較し、ＭＡ＞ａならばセレクタ１２６に
“１”信号を入力する比較器１２５、メモリアドレスデ
ータＭＡの上位値ＭＡｂと下位値ＭＡａとに分割した
時、“１”の上位値ＭＡｂとエンコーダ１２８の出力と
を加算し、その加算値でＲレジスタ１２４から相対ブロ
ック位置データｊを読み出す加算器１２７を備えてい
る。

【００５９】ここで、メモリアドレスデータＭＡの下位
値ＭＡａは、ＭＡにＭＯＤ ｃ（モジュロｃ）の演算を
施した値が入力される。従って、下位値ＭＡａは固定長
データＣの０倍，１倍，２倍，…，という値を意味する
ものとなる。

【００６０】さらに、管理ブロック８６のアドレス長ｅ
を２倍〜ｉ−２倍する乗算器１２９〜１３５、アドレス
長ｅと下位値ＭＡａとを加算する加算器１３６、乗算器
１２９〜１３５の出力と下位値ＭＡａとを加算する加算
器１３７〜１４３、アドレス長Ｃを２倍〜ｉ−１倍する
乗算器１４８〜１５５、アドレス長Ｃと下位値ＭＡａと
を比較する比較器１５６、乗算器１４８〜１５５の出力
と加算器１３６〜１４３の出力とを比較する比較器１５
７〜１６３、これら１５６〜１６３の出力をコード化す
るエンコーダ１２８を備えている。

【００６１】また、エンコーダ１２８の出力によって下
位値ＭＡａおよび加算器１３６〜１４３の出力のうち１
つを選択し、セレクタ１２６の下位値ＭＡａ’として出
力するセレクタ１６４を備えている。

【００６２】なお、Ｒレジスタ１２４から読み出された
相対ブロック位置データｊはセレクタ１２６の上位値Ｍ
Ａｂ’として出力される。

【００６３】次に、以上の構成に係る動作について図５
を参照して説明する。

【００６４】まず、Ａレジスタ１２１、Ｅレジスタ１２
２、Ｃレジスタ１２３に先頭アドレスａ，アドレス長
ｅ，Ｃをそれぞれセットし、さらにＲレジスタ１２４に
図５のようにｊ，ｊ＋２，ｊ＋４，…をセットする。

【００６５】次に、ＳＡＲ（Ｓ）３から上位値ＭＡｂが
“１”、下位値ＭＡａが「ＭＯＤＣ」のメモリアドレス
データＭＡを出力するように設定し、送信動作を起動さ
せる。

【００６６】これによって、ＳＡＲ（Ｓ）３から上位値
ＭＡｂが“１”、下位値ＭＡａが「ＭＯＤ Ｃ」のメモ
リアドレスデータＭＡが出力されるようになるが、ＭＡ
が先頭アドレスａ未満の場合は比較器１２５は“０”信
号を出力する。この結果、セレクタ１２６はメモリアド
レスデータＭＡを選択し、これをパケットバッファ２０
のアドレス入力として供給する。

【００６７】しかし、ＭＡが先頭アドレスａを超える
と、比較器１２５は“１”信号を出力し、セレクタ１２
６に「上位値ＭＡｂ’＋下位値ＭＡａ’」を選択出力さ
せる。

【００６８】この時の「上位値ＭＡｂ’＋下位値ＭＡ
ａ’」は次のような値となる。すなわち、下位値ＭＡａ
がアドレス長Ｃ未満であれば、比較器１５６〜１６３の
出力は全て“１”となる。このため、エンコーダ１２８
の出力は“０”となり、セレクタ１６４は下位値ＭＡａ
を選択出力する。この選択出力された下位値ＭＡａはセ
レクタ１２６に下位値ＭＡａ’として入力される。

【００６９】一方、Ｒレジスタ１２４は上位値ＭＡｂ＝
“１”であるため、１番目のステージのデータｊを上位
値ＭＡｂ’として出力している。

【００７０】これによって、下位値ＭＡａがアドレス長
Ｃ未満の時には、メモリアドレスデータＭＡは「ｊ＋Ｍ
Ａａ’」に変換されて出力される。

【００７１】ここで、メモリアドレスデータＭＡは連続
アドレス指定方式であるが、図６に示すように「Ｃ−
ｅ」バイトの長さを１メモリブロックの長さとしてい
る。但し、１番目のメモリブロックについてはＣバイト
を１メモリブロックの長さとしている。

【００７２】従って、下位値ＭＡａがアドレス長Ｃ未満
の時には、メモリブロックｊのＣバイト分のデータが読
み出される。先頭パケットの経路選択用のヘッダはＣバ
イトの先頭に書き込んでおくことにより読み出される。

【００７３】しかし、下位値ＭＡａがアドレス長Ｃを超
えると、比較器１５６〜１６３のうち比較器１５６の出
力のみが“０”となるので、エンコーダ１２８の出力は
“１”となる。これによって、加算器１２７の出力は
“２”となり、Ｒレジスタ１２４からは「ｊ＋２」が出
力される。

【００７４】一方、セレクタ１６４からは加算器１３６
の加算出力「下位値ＭＡａ＋ｅ」が出力される。

【００７５】この結果、セレクタ１２６からは「（ｊ＋
２）＋（下位値ＭＡａ＋ｅ）」が出力され、ｊ＋２ブロ
ックのデータがＣ−ｅバイト分読み出される。

【００７６】ｊ＋２ブロックのデータの読出しが終了
し、「ＭＡａ＋ｅ」が「２Ｃ」を超えると、比較器１５
６と１５７の出力が“０”となるので、エンコーダ１２
８の出力は“２”となる。これによって、加算器１２７
の出力は“３”となり、Ｒレジスタ１２４からは「ｊ＋
４」が出力される。

【００７７】一方、セレクタ１６４からは加算器１３７
の加算出力「下位値ＭＡａ＋２ｅ」が出力される。

【００７８】この結果、セレクタ１２６からは「（ｊ＋
４）＋（下位値ＭＡａ＋２ｅ）」が出力され、ｊ＋４ブ
ロックのデータがＣ−ｅバイト分読み出される。

【００７９】以降、同様にしてメモリアドレスデータＭ
Ａが変換されて出力され、Ｒレジスタ１２４に登録され
たメモリブロックのデータが順番に読み出される。

【００８０】従って、この実施例においてもパケットバ
ッファ２０のデータを送信バッファ２１に複写すること
なくＡＴＭ ＬＡＮに送出することができる。

【００８１】ここで、図２の実施例の場合、メモリアド
レスデータＭＡの値によって変換出力経路が異なるの
で、変換出力タイミングもメモリアドレスデータＭＡの
値によって変動することになるが、この図４の実施例に
おいては先頭パケットのデータ以外の全てのアドレスデ
ータは同じタイミングで出力されるので、変換出力のタ
イミング調整が容易であるという効果がある。

【００８２】なお、パケットバッファ２０にデータを書
き込む場合も同様である。

【００８３】また、上記各実施例においては、パケット
バッファへの読み書きを行う場合について説明したが、
本発明はこれに限らず、連続のアドレスデータを不連続
のアドレスデータに変換する必要のある各種のデータ処
理装置に適用することができる。

【００８４】

【発明の効果】以上説明したように本発明によれば、チ
エーンポインタで関係付けられる読み書き対象のメモリ
ブロックに関し、先頭メモリブロックからの相対ブロッ
ク数データを連結順に連結順テーブルに記憶しておき、
メモリアドレスデータによって先頭連結順位のメモリブ
ロックに対する情報の読み書き終了後は、前記連結順テ
ーブルに記憶された前記相対ブロック数データを直前の
メモリブロックの読み書き終了毎に１つずつ順に読出
し、その読出した相対ブロック数データと各メモリブロ
ックのサイズを示す固定長データとの乗算値を前記メモ
リアドレスデータに加算し、その加算値を前記バッファ
のメモリアドレス入力とすることにより、連続アドレス
指定の前記メモリアドレスデータをチエーンポインタで
関係付けられた前記バッファへのアドレスデータに変換
するようにしたので、連続したメモリアドレスデータに
より情報を読み書きするルータ等の情報システムにおい
て、各メモリブロックの情報をさらに高速で読み書きす
ることができ、性能を向上させることができる。

【００８５】また、先頭メモリブロックからの相対ブロ
ック位置データを連結順に連結順テーブルに記憶してお
き、変換対象のメモリアドレスデータで示されるアドレ
ス位置が各メモリブロックのサイズを示す固定長データ
の何倍の位置にあるかを判定した後、その倍数に対応す
る相対ブロック位置データを前記連結順テーブルから取
得し、該相対ブロック位置データを前記メモリアドレス
データに加算し、その加算値を前記バッファのメモリア
ドレス入力とすることにより、連続アドレス指定の前記
メモリアドレスデータをチエーンポインタで関係付けら
れた前記バッファへのアドレスデータに変換する構成に
おいては、各メモリブロックの情報をさらに高速で読み
書きすることができるうえ、変換後のアドレスデータを
全て同じタイミングで出力することができ、変換出力の
タイミング調整が容易であるという効果がある。

【図面の簡単な説明】

【図１】本発明によるアドレス変換方法を使用したルー
タの一実施例を示すブロック構成図である。

【図２】図１のアドレス変換回路の詳細構成を示す回路
図である。

【図３】アドレス変換動作の説明図である。

【図４】図１のアドレス変換回路の他の実施例を示す回
路図である。

【図５】図４におけるアドレス変換動作の説明図であ
る。

【図６】図４におけるアドレス変換動作の説明図であ
る。

【図７】従来のアドレス変換方法を使用したルータの一
例を示すブロック構成図である。

【図８】従来のアドレス変換動作の説明図である。

【符号の説明】

１…プロセッサ、２…メモリ、３…ＳＡＲ（Ｓ）、４…
ＳＡＲ（Ｒ）、２０…パケットバッファ、２１…送信バ
ッファ、２２…受信バッファ、８４，１２４…Ｒレジス
タ。

フロントページの続き (72)発明者 佐藤 博 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 渡部 謙 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 畑中 諭 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 固定長単位で分割された複数のメモリブ
   ロックで構成され、各メモリブロック同士をチエーンポ
   インタで関係付けて情報を記憶するバッファを備え、こ
   のバッファに対して連続したメモリアドレスを示すメモ
   リアドレスデータを入力して情報を読み書きする情報シ
   ステムにおいて、 前記チエーンポインタで関係付けられる読み書き対象の
   メモリブロックに関し、先頭メモリブロックからの相対
   ブロック数データを連結順に連結順テーブルに記憶して
   おき、前記メモリアドレスデータによって先頭連結順位
   のメモリブロックに対する情報の読み書き終了後は、前
   記連結順テーブルに記憶された前記相対ブロック数デー
   タを直前のメモリブロックの読み書き終了毎に１つずつ
   順に読出し、その読出した相対ブロック数データと各メ
   モリブロックのサイズを示す固定長データとの乗算値を
   前記メモリアドレスデータに加算し、その加算値を前記
   バッファのメモリアドレス入力とすることにより、連続
   アドレス指定の前記メモリアドレスデータをチエーンポ
   インタで関係付けられた前記バッファへのアドレスデー
   タに変換することを特徴とするアドレス変換方法。
2. 【請求項２】 前記乗算値に対し、各メモリブロックの
   先頭に設けられる管理ブロックのアドレス長を示すデー
   タを更に加算することを特徴とする請求項１記載のアド
   レス変換方法。
3. 【請求項３】 固定長単位で分割された複数のメモリブ
   ロックで構成され、各メモリブロック同士をチエーンポ
   インタで関係付けて情報を記憶するバッファを備え、こ
   のバッファに対して連続したメモリアドレスを示すメモ
   リアドレスデータを入力して情報を読み書きする情報シ
   ステムにおいて、 前記チエーンポインタで関係付けられる読み書き対象の
   メモリブロックに関し、先頭メモリブロックからの相対
   ブロック位置データを連結順に連結順テーブルに記憶し
   ておき、前記メモリアドレスデータで示されるアドレス
   位置が各メモリブロックのサイズを示す固定長データの
   何倍の位置にあるかを判定した後、その倍数に対応する
   相対ブロック位置データを前記連結順テーブルから取得
   し、該相対ブロック位置データを前記メモリアドレスデ
   ータに加算し、その加算値を前記バッファのメモリアド
   レス入力とすることにより、連続アドレス指定の前記メ
   モリアドレスデータをチエーンポインタで関係付けられ
   た前記バッファへのアドレスデータに変換することを特
   徴とするアドレス変換方法。