JPH07321818A - ポリース方法 - Google Patents

ポリース方法

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JPH07321818A
JPH07321818A JP1921695A JP1921695A JPH07321818A JP H07321818 A JPH07321818 A JP H07321818A JP 1921695 A JP1921695 A JP 1921695A JP 1921695 A JP1921695 A JP 1921695A JP H07321818 A JPH07321818 A JP H07321818A
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JP1921695A
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Johan H Witters
ヨハン・ヒルダ・ウィッタース
Tetering Johannes A M Van
ヨハネス・アントニウス・マリア・ファン・テテリンク
Guido Henri Marguerite Petit
ギド・アンリ・マルガリット・プチ
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Alcatel Lucent NV
Original Assignee
Alcatel NV
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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【目的】 本発明は、第１のパラメータを使用して第１
のセルが満足できるものであるか否かをチェックする第
１のポリースステップと、第２のパラメータを使用し、
第１および第２のセルが満足できるものであるか否かを
チェックする第２のポリースステップを含むポリース方
法においてＩＴＵ−ＴＳ勧告に適合するが、低い優先度
の第２のセルの存在によって高い優先度の第１のセルを
廃棄することのないポリース方法を提供することを目的
とする。 【構成】 第１と第２のセル流の集合セル流INに対して
第１のポリースステップでエネーブリング回路ECによる
チェックで第１のセルの１つが満足できるものであれ
ば、出力流OUT 中に挿入され、第１および第２のパラメ
ータが更新され、第２のポリースステップで第２のセル
の１つが満足できるものであると認めるとそれは出力流
に挿入され、第２のパラメータが更新されることを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、少なくとも１つの第１
のパラメータを使用し、第１のセルが満足できるもので
あるか否かをチェックする少なくとも第１のポリース
（police）ステップと、少なくとも１つの第２のパラメ
ータを使用し、第１および第２のセルが満足できるもの
であるか否かをチェックする第２のポリースステップを
含んでおり、出力セル流を導出する少なくとも第１およ
び第２のセルの集合セル流をポリースするポリース方法
に関する。
【０００２】
【従来の技術】このようなポリース方法は、既に文献
（ P.Boyer氏他による“The Spacer-Controller: an ef
ficient UPC/NPC FOR ATM networks”，ISS 1992，1992
年10月，Vol.2 ，paper A9.3， 316乃至320 頁）に記載
されている。この既知の方法は、特に上記文献の図３を
参照して説明されており、第１のセルが第２のセルより
高い優先度を有する第１および第２のセルの個別の分流
が含まれる集合非同期転送モードすなわちＡＴＭ流に関
して記載されている。高い優先度の第１のセルは０に等
しいセル損失優先度ＣＬＰビットを特徴とし、一方低い
優先度の第２のセルは１に等しいＣＬＰビットを有す
る。このような集合ＡＴＭセル流に対して、ＩＴＵ−Ｔ
Ｓ勧告Ｉ.371において、高い優先度の第１のセルが別々
にポリースされなければならず、一方第１および第２の
両セルの集合流に関してもやはり全体としてポリースさ
れなければならいことが規定されている。
【０００３】
【発明が解決しようとする課題】上述の文献において説
明されているように、上記で規定された２つのポリース
ステップは、既にポリースされた高い優先度の第１のセ
ルがポリースされない低い優先度の第２のセルと共に第
２のポリースステップに進められるように連続的に実行
される。この既知の方法の重大な欠点は、高い優先度の
第１のセルがその優先度にかかわらず依然として第２の
ポリースステップで廃棄される可能性があることであ
る。すなわち換言すると、第１のステップにおいて満足
できる（または適合している）高い優先度の第１のセル
が低い優先度の第２のセルが存在するために、その後依
然として第２のステップで廃棄される可能性があること
である。このような結果は、明らかに個別の高い優先度
の分流の形成の趣旨に反するものである。したがって、
本発明の目的は上記の既知のタイプであるが、低い優先
度の第２のセルが存在する結果として高い優先度の第１
のセルを廃棄することを回避し、一方で上記のＩＴＵ−
ＴＳ勧告に適合するポリース方法を提供することであ
る。
【０００４】
【課題を解決するための手段】この目的は、第１のポリ
ースステップにおいて第１のセルのうちの１つが満足で
きるものである場合、それは出力流中に挿入され、第１
および第２のパラメータが更新され、第２のポリースス
テップにおいて第２のセルのうちの１つが満足できるも
のであると認められた場合、それは出力流に挿入され、
第２のパラメータが更新されることを特徴とするポリー
ス方法によって達成される。
【０００５】このようにして、上記の例では高い優先度
の第１のセルである第１のセルは、低い優先度の第２の
セルの存在にかかわらず、それが第１のポリースステッ
プを満足させる場合に常に出力セル流に挿入される。こ
れは、セル流の優先度概念の直感的な理解と一致する。
他方において、このようにして出力セル流に挿入された
高い優先度の第１のセルの影響は、このような高い優先
度のセルに対してもそれによって使用された第２のパラ
メータを更新することによって第２のポリースステップ
で考慮される。したがって、集合セル流は依然として上
記のＩＴＵ−ＴＳ勧告によって規定されたように全体的
にポリースされることができる。
【０００６】これは、特に高い優先度の第１のセルが第
１のポリースステップを満足させるが、第２のステップ
は満たさず、したがってこの第２のステップにおいて監
視された集合流に協議特性を妨害させた場合、それでも
このセルはポリースされた流れに送られることを意味す
る。このセルに対して上記の第２のパラメータの更新を
行わないと、このような妨害は集合流の次のセルに対し
て考慮されることができず、ポリース方法の特性を歪め
る。したがって、このようなセルに対して第２のパラメ
ータのこの更新を導入することは、結果的として低い優
先度の第２のセルを犠牲にして最終的に平均された上記
のような高い優先度の第１のセルの挿入から生じる集合
流のピークセル速度の局部的な増加を生じさせることが
明らかである。これは、ピークセル速度のこのような局
部的な増加が許容可能なアルゴリズムの適用において固
有であるため、いっそう除外可能(exceptable)である。
【０００７】本発明の特徴は、両ステップにおいて第１
のセルのうちの１つが満足できないものである場合、そ
れは廃棄され、第１のポリースステップのみにおいてそ
れが満足できないものであると認められた場合、それは
第２のセルに変化されて、出力流中に挿入され、第２の
ポリースステップにおいて第２のセルのうちの１つが満
足できないものであると認められた場合、それは廃棄さ
れることである。
【０００８】このようにして、前記ＣＣＩＴＴ勧告にお
いて提案された別の解決方法、すなわち第１のポリース
ステップにおいて満足できるものではない高い優先度の
第１のセルのタグ付けが実施され、一方で上記に示され
た方法の利点を保持する。
【０００９】本発明の別の特徴は、第１のポリースステ
ップにおいて第１の仮想（virtual)スケジューリングア
ルゴリズムを前記第１のセルに適用し、一方第２のポリ
ースステップにおいては第２の仮想スケジューリングア
ルゴリズムを前記集合流の前記第１および第２の両セル
に適用し、第１および第２のアルゴリズムは、第１およ
び第２のパラメータをそれぞれ構成する第１および第２
の予測到達時間を更新することによって更新され、第２
の予測到達時間は第２の予測到達時間の前の値に集合イ
ンター到達時間を付加することによって第１のアルゴリ
ズムを満足させるが、第２のアルゴリズムを満足させな
い第１のセルに対して更新されることである。
【００１０】例えば示された文献に記載された良く知ら
れている仮想スケジューリングアルゴリズムを適用し、
この分野において工業規準として考えられることができ
るために、特に第２のアルゴリズムは上記の方法で構成
される必要がある。事実、セルがこの第２のアルゴリズ
ムの目的に対して満足できないものであっても、第２の
予測到達時間を更新するための手段が提供されなければ
ならない。上記の方法で続けることによって、後のセル
がいわゆるセル遅延変化許容誤差Ｙの予め定められた許
容誤差の時間間隔内で受信されるため、満足できるセル
に対してと同じ方法で処理されるように、このような手
段が第２のアルゴリズムにおいて設けられる。このよう
にして、ポリースされた流れに挿入された高い優先度の
第１のセルは、予測到達時間より遅く受信されることに
よって、或は後の時間より早いが上記のＣＤＶ許容誤差
内で受信されることによって、それらが第２のステップ
において満足できるものであるか否かに依存し、および
それらが満足できるものであると認められる方法に依存
している第２の予測到達時間の異なった更新を生じさせ
る。
【００１１】以下の実施例の説明、および本発明による
ポリース方法を実施するのに特に良好に適したポリース
装置ＰＤが示されている添付図面を参照することによっ
て、本発明の上記およびその他の目的および特徴がさら
に明らかになり、良く理解されるであろう。
【００１２】示されたポリース装置ＰＤは、特に本出願
人の同日の別出願の欧州特許出願（“Policing device
”(J.Witters 2) ）の主題であり、ここに記載された
理由で本発明のポリース方法の実施に好ましい。したが
って、上記の別出願はここにおいて参照文献として含ま
れる。
【００１３】
【実施例】ポリース装置ＰＤは、呼びの設定において利
用者と協議されたセル流の特性がこの利用者によって考
慮された場合、補正を確認し、実行するために例えばス
イッチングネットワーク（示されていない）の入力で使
用される。
【００１４】示されたポリース装置ＰＤは、特に０に等
しいセル損失優先度すなわちＣＬＰビットによって特徴
付けられる高い優先度の第１のセルと、１に等しいＣＬ
Ｐビットによって特徴付けられる低い優先度の第２のセ
ルとを含む集合ＡＴＭ流のピークセル速度に関するポリ
ースのために使用される。このような集合セル流ＩＮ
は、ポリース装置ＰＤに同じ名称の端末ＩＮにおいて供
給され、ポリース装置ＰＤはポリース流ＯＵＴをそこか
ら発生し、それは同じ名称の出力端末ＯＵＴに現れる。
このようにして発生されたポリース流は、高い優先度の
セルによって構成されたポリース分流のような両集合ポ
リース流が設定された接続でそれに対して協議された特
性内で動作するようなものである。
【００１５】ポリース装置ＰＤは、特にそれによって受
信された各セルに対してセル優先度を識別する、すなわ
ちそれが低い優先度のセルかまたは高い優先度のセルか
を識別する制御信号ＣＬＰを発生するセル受信回路ＡＣ
を含んでいる。それは、受信されたセルのＣＬＰビット
と同じであるこの制御信号ＣＬＰをエネーブリング回路
ＥＣの制御入力に供給し、廃棄回路ＤＣにこのセルを転
送する。この廃棄回路ＤＣは、以下に説明される制御回
路ＥＣ，PP1 ，PP2 およびＡＭによって発生された廃棄
信号ＤＳに応じてポリース流ＯＵＴからセルを廃棄し、
またはセルを挿入する。したがって、後者の制御回路Ｅ
Ｃ，PP1 ，PP2 およびＡＭは、実際に流れＩＮに対して
協議された特性を与え、一方ポリース流ＯＵＴの実際の
物理的な導出は、この制御回路によって発生されたゴー
／ノーゴータイプの廃棄信号ＤＳに基づいて廃棄回路Ｄ
Ｃに任せられる。
【００１６】制御回路ＥＣ，PP1 ，PP2 およびＡＭは、
第１または第２のエネーブリング信号ＥＳ1 またはＥＳ
2 によってそれぞれ第１のポリースプロセッサPP1 また
は第２のポリースプロセッサPP2 を上記の制御信号ＣＬ
Ｐの機能で付勢する上述のエネーブリング回路ＥＣを含
む。エネーブリング回路ＥＣの信号は、これらのプロセ
ッサPP1 およびPP2 のエネーブリング入力にそれぞれ供
給される。
【００１７】これらのポリースプロセッサPP1 およびPP
2 は、以下に説明され、図面に概略的に示されているよ
うな更新部分Ｕおよび適合性チェック部分Ｃを含んでい
ると考えられることができる同じ変形された仮想スケジ
ューリングアルゴリズムすなわちＭＶＳＡの一例を実行
する。これらのプロセッサPP1 ／PP2 の一方を付勢し、
したがってＭＶＳＡの各例を特定の時点で実行すること
によって、対応したポリースプロセッサPP1 ／PP2 によ
って処理されたセルがそれによって与えられた特性を満
足させる（またはそれに適合する）か否かを示す第１ま
たは第２の適合信号ＣＳ1 またはＣＳ2 が生成される。
【００１８】これらの適合信号ＣＳ1 およびＣＳ2 は、
それに応答して上記の廃棄信号ＤＳ並びに第１および第
２のフィードバック信号ＦＳ1 およびＦＳ2 を導出し、
ポリースプロセッサPP1 およびPP2 の制御入力にそれら
の信号をそれぞれ供給する調停モジュールＡＭに供給さ
れる。以下明らかになるように、これらのフィードバッ
ク信号ＦＳ1 およびＦＳ2 は、適合信号の発生と共に処
理された値にしたがってそれらがＭＶＳＡの対応した例
において使用されたパラメータを更新しなければならな
いか否かをそれらの対応したプロセッサに示す。
【００１９】本発明のポリース装置ＰＤのいくつかの適
用を説明する前に、その一例がポリースプロセッサPP1
およびPP2 によって実行される上記のＭＶＳＡを比較的
詳細に説明する。このＭＶＳＡは以下のコードを含む：
ＰＡＴ＜ＴＩＭＥならば、 ＴＥＭＰ ＰＡＴ：＝ＴＩＭＥ＋ＮＩＡＴ ＣＳ：＝１ 他に、ＰＡＴ＞ＴＩＭＥ＋Ｙならば、 ＴＥＭＰ ＰＡＴ：＝ＰＡＴ＋ＮＩＡＴ ＣＳ：＝０ または ＴＥＭＰ ＰＡＴ：＝ＰＡＴ＋ＮＩＡＴ ＣＳ：＝１ ここで、ＰＡＴは予測到達時間であり、ＴＩＭＥは処理
されたセルの到達時間であり、ＴＥＭＰ ＰＡＴはＰＡ
Ｔの処理された更新値であり、Ｙはいわゆるセル遅延変
形許容誤差であり、ＮＩＡＴは協議されたセルのインタ
ー到達時間であり、ＣＳは、処理されたセルがＭＶＳＡ
の適用された例にしたがって適合しているか否かを示す
適合値である。
【００２０】上記のＭＶＳＡは、良く知られた仮想スケ
ジューリングアルゴリズムに類似しており、したがって
そこに導入される修正を除いて、ここではその動作を詳
細に説明しない。このような第１の修正とは、予測到達
時間が直接更新されないで、更新だけが中間の可変ＴＥ
ＭＰ ＰＡＴにおいてそれのために処理されることであ
る。したがって、この更新が効果的に供給されるか否か
は以下の方法でフィードバック値ＦＳに依存する： ＦＳ＝１ならば、ＰＡＴ：＝ＴＥＭＰ ＰＡＴ それでなければ、 ＰＡＴ：＝ＰＡＴ 第２の修正は、ＭＶＳＡの例が処理されたセルが満足で
きないものであると認めた場合でも更新値の処理を行う
新しいラインの導入である。後者の修正は、以下説明す
るように本発明に対応したポリース方法を適用するため
に必要とされる。
【００２１】上記のＭＶＳＡは、明らかに適合信号ＣＳ
を導出する適合チェック部分Ｃにおいて、および更新さ
れた値ＴＥＭＰ ＰＡＴを処理してこの更新を実行し或
いは実行しない更新部分Ｕにおいて分割されていると考
えられることが留意されるべきである。さらに、ＭＶＳ
Ａの例を実行する時のプロセッサPP1 およびPP2 は、適
合信号ＣＳ1 およびＣＳ2 として結果的な適合値ＣＳを
それぞれ発生し、調停モジュールＡＭによって出力され
たフィードバック信号ＦＳ1 およびＦＳ2 は、ＭＶＳＡ
の上記の例によってフィードバック値ＦＳとして使用さ
れることが留意されるべきである。
【００２２】以下、検討されたポリース装置ＰＤの上記
の説明と共に、エネーブリング回路ＥＣおよび調停モジ
ュールＡＭの動作を本発明によるポリース方法に対して
定めることによりこのような方法の２つの実施工程を詳
細に説明する。
【００２３】エネーブリング回路ＥＣは、上記において
既に述べられた制御信号ＣＬＰの値が実際に処理された
セルの優先度を示す以下の表にしたがって高い優先度の
セルに対して両プロセッサPP1 およびPP2 を付勢し、低
い優先度のセルに対しては第２のプロセッサPP2 だけを
付勢する： ＣＬＰ ＥＳ1 ＥＳ2 ０ １ １ １ ０ １ この表から、高い優先度のセルは両プロセッサPP1 およ
びPP2 によって処理され、一方低い優先度のセルはプロ
セッサPP2 だけにより処理されることが明らかである。
これは高いおよび低い優先度の両セルを含むＡＴＭ流Ｉ
Ｎが全体としてポリースされなければならず、一方にお
いて高い優先度のセルによって形成された分流はまた分
離してポリースされなければならないと規定したＩＴＵ
−ＴＳ勧告Ｉ．371 の本発明の変形の一般的な意味と一
致していることが確認される。
【００２４】第１の実施方法において、調停モジュール
ＡＭは以下の表に要約される論理動作を実現する。この
表において、ＣＬＰは簡明化のために含まれており、適
合信号ＣＳ1 およびＣＳ2 に対する値１は、実際に処理
されたセルが対応した例を満足させることを示し、廃棄
信号ＤＳに対する値１は、セルが廃棄回路ＤＣによって
転送されてもよいことを示し、フィードバック信号ＦＳ
1 およびＦＳ2 に対する値１は、処理された更新が実行
されなければならないことを示し、ｄｉｓ．は信号ＣＳ
1 ，ＣＳ2 ，ＦＳ1 およびＦＳ2 の１つに対応したポリ
ースプロセッサがエネーブリング回路ＥＣによってディ
スエーブルされることを示す。
【００２５】 ＣＬＰ ＣＳ1 ＣＳ2 ＤＳ ＦＳ1 ＦＳ2 ０ ０ ０ ０ ０ ０ ０ ０ １ ０ ０ ０ ０ １ ０ １ １ １ ０ １ １ １ １ １ １ dis. ０ ０ dis. ０ １ dis. １ １ dis. １ 上記の表の第３行目から確認されるように、この方法に
おいて分離している高い優先度の分流を処理する第１の
プロセッサPP1 によって与えられた例を満足させる高い
優先度のセルは、第２のプロセッサPP2 によって実行さ
れた動作の結果にかかわらず常に転送される。しかしな
がら、このような高い優先度のセルに対して、例の両方
が更新され、したがってプロセッサPP2 がこのセルを満
足できないものと認めたときにも、プロセッサPP2 によ
って実行された例の更新は実行されなければならないた
め、ＭＶＳＡにおいて上記の余分なラインを必要とす
る。
【００２６】そのように実行している時、高い優先度の
第１のセルは、低い優先度の第２のセルのためにもはや
廃棄されることができないことが明らかである。従来技
術の方法と比較した場合、結果的にピークセル速度が局
部的に増加する。しかしながら、協議されたピーク速度
を越えたこのような局部的なピークセル速度は仮想スケ
ジューリングタイプのアルゴリズムの適用に固有である
ことから、この増加は第２のプロセッサPP2 の更新によ
り無視できるものにされる。事実、後者は集合流ＩＮに
対して協議された特性の妨害が平均して生じないことを
確実にする。
【００２７】第２の実施方法は第１のものにかなり類似
しており、タグ付けオプションを行なうものである。こ
れは、以下の表を実現する調停モジュールによって実施
されることが容易に確認されるであろう。
【００２８】 ＣＬＰ ＣＳ1 ＣＳ2 ＤＳ ＦＳ1 ＦＳ2 ０ ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ １ ０ １ １ １ ０ １ １ １ １ １ １ dis. ０ ０ dis. ０ １ dis. １ １ dis. １ タグ付けオプションは、表の第２行目の適合により行わ
れ、ここにおいて第２のプロセッサPP2 によって実行さ
れた例だけを満足させる（或いはそれに適合する）高い
優先度のセルは、出力流ＯＵＴ中に挿入され、プロセッ
サPP2 の更新を行わせることが認められる。このタグ付
けオプションを行うために、いくつかの適合がポリース
装置ハードウェアに対して行われる必要があることに留
意すべきである。事実、タグ付けされるべきセルは高い
優先度のセルから低いものに物理的に変化されることが
確実にされなければならない。すなわち、それらのＣＬ
Ｐビットは、ポリース流ＯＵＴに挿入される前に０から
１に変化される必要がある。このような適合は、廃棄信
号ＤＳおよび廃棄回路ＤＣの適切な構成により当業者に
よって容易に実現されるためここでは詳細に説明しな
い。
【００２９】以上、特定の装置との関連で本発明の原理
を説明してきたが、この説明は単なる一例に過ぎず、本
発明の技術的範囲を制限するものではないことが明らか
に理解されるべきである。
【図面の簡単な説明】
【図１】本発明の方法を実施する１実施例のブロック
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハネス・アントニウス・マリア・ファ ン・テテリンク オランダ国、エヌエル − 4761 エック スエヌ・セーフェンベルゲン、デ・リント 113 (72)発明者 ギド・アンリ・マルガリット・プチ ベルギー国、ビー − 2018 アントワー プ、ファン・ショーンベーケストラート 137アー

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの第１のパラメータを使
    用し、第１のセルが満足できるものであるか否かをチェ
    ックする少なくとも第１のポリースステップと、少なく
    とも１つの第２のパラメータを使用し、第１および第２
    のセルが満足できるものであるか否かをチェックする第
    ２のポリースステップを含んでおり、出力セル流を導出
    する少なくとも第１および第２のセルの集合セル流をポ
    リースするポリース方法において、 前記第１のポリースステップにおいて前記第１のセルの
    うちの１つが満足できるものである場合、それは前記出
    力流中に挿入され、前記第１および第２のパラメータが
    更新され、前記第２のポリースステップにおいて前記第
    ２のセルのうちの１つが満足できるものであると認めら
    れた場合、それは前記出力流に挿入され、前記第２のパ
    ラメータが更新されることを特徴とするポリース方法。
  2. 【請求項２】 前記第１のステップにおいて前記第１の
    セルのうちの１つが満足できないものであると認められ
    た場合、それは廃棄され、前記第２のステップにおいて
    前記第２のセルのうちの１つが満足できないものである
    と認められた場合、それは廃棄されることを特徴とする
    請求項１記載のポリース方法。
  3. 【請求項３】 前記両ステップにおいて前記第１のセル
    のうちの１つが満足できないものである場合、それは廃
    棄され、前記第１のポリースステップのみにおいてそれ
    が満足できないものであると認められた場合、それは前
    記第２のセルに変化されて、前記出力流中に挿入され、
    前記第２のポリースステップにおいて前記第２のセルの
    うちの１つが満足できないものであると認められた場
    合、それは廃棄されることを特徴とする請求項１記載の
    ポリース方法。
  4. 【請求項４】 前記第１のポリースステップにおいて第
    １の仮想スケジューリングアルゴリズムを前記第１のセ
    ルに適用し、一方第２のポリースステップにおいては第
    ２の仮想スケジューリングアルゴリズムを前記集合流の
    前記第１および第２の両セルに適用することを特徴とす
    る請求項１記載のポリース方法。
  5. 【請求項５】 前記第１および第２のアルゴリズムは、
    前記第１および第２のパラメータをそれぞれ構成する第
    １および第２の予測到達時間を更新することによって更
    新され、前記第２の予測到達時間は前記第２の予測到達
    時間の前の値に集合インター到達時間を付加することに
    よって前記第１のアルゴリズムを満足させるが、前記第
    ２のアルゴリズムを満足させない第１のセルに対して更
    新されることを特徴とする請求項４記載のポリース方
    法。
  6. 【請求項６】 前記集合セル流は非同期転送モードセル
    流であり、前記第１のセルは前記第２のセルより高い優
    先度を有していることを特徴とする請求項１記載のポリ
    ース方法。
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