JPH0731301Y2 - Controller for reactive power compensator - Google Patents

Controller for reactive power compensator

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JPH0731301Y2
JPH0731301Y2 JP3539889U JP3539889U JPH0731301Y2 JP H0731301 Y2 JPH0731301 Y2 JP H0731301Y2 JP 3539889 U JP3539889 U JP 3539889U JP 3539889 U JP3539889 U JP 3539889U JP H0731301 Y2 JPH0731301 Y2 JP H0731301Y2
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JP
Japan
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reactive power
detector
bias
load
svc
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英機 山村
隆 増田
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Nissin Electric Co Ltd
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Nissin Electric Co Ltd
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Description

【考案の詳細な説明】 [産業上の利用分野] 本考案は、変動負荷から発生する電圧フリッカ対策を目
的とした無効電力補償装置において、力率改善および高
調波吸収用コンデンサ設備の容量が大きく、このため前
記変動負荷が軽負荷あるいは無負荷になったときの母線
電圧の上昇をも抑制できる無効電力補償装置の制御装置
に係わる。
[Detailed Description of the Invention] [Industrial field of application] The present invention relates to a reactive power compensator for the purpose of countermeasures against voltage flicker generated from a fluctuating load, and has a large capacity of a capacitor equipment for power factor improvement and harmonic absorption. Therefore, the present invention relates to a control device of a reactive power compensator capable of suppressing an increase in bus voltage when the variable load becomes light or no load.

[従来技術] 電気炉のような急激な変動を生じる無効電力負荷によっ
て発生する電圧フリッカ対策として、サイリスタ制御リ
アクトル(以下TCRという)方式を用いた静止型無効電
力補償装置(以下SVC装置という)が用いられている。
以下、第2図により従来のSVC装置について説明する。
[Prior Art] A static var compensator (hereinafter referred to as SVC device) using a thyristor control reactor (hereinafter referred to as TCR) system is used as a countermeasure against voltage flicker caused by a reactive power load such as an electric furnace that causes a sudden change. It is used.
Hereinafter, a conventional SVC device will be described with reference to FIG.

1は電源、2は電源インピーダンスで、電源1に系統母
線3が接続され、この系統母線3に、例えば電気炉のよ
うな変動負荷4が接続され、また図示のコンデンサ21と
直列リアクトル22よりなるようなコンデンサ設備20が接
続されているものとする。
Reference numeral 1 is a power source, 2 is a power source impedance, a system bus 3 is connected to the power source 1, a variable load 4 such as an electric furnace is connected to the system bus 3, and a capacitor 21 and a series reactor 22 are shown. It is assumed that such a capacitor equipment 20 is connected.

10はSVC本体を示す。このSVC本体10は高インピーダンス
変圧器11、図示していないが逆並列接続のサイリスタ設
備12を直列に系統母線3に接続してなり、いわゆるサイ
リスタ制御リアクトル(TCR)方式で構成されている。
10 shows the SVC body. The SVC main body 10 is composed of a high impedance transformer 11 and a thyristor facility 12 (not shown) connected in antiparallel, which is connected in series to the system bus 3. The SVC body 10 is configured by a so-called thyristor control reactor (TCR) system.

これに対し、変動負荷4の回路に負荷電流を検出するCT
5が結合され、また系統母線3にPT6が結合され、その2
次側より電圧信号が取り出される。
On the other hand, CT that detects the load current in the circuit of variable load 4
5 is connected, and PT6 is connected to the system bus 3.
The voltage signal is taken out from the next side.

これら負荷電流信号と母線電圧信号は無効電力検出器
(Q検出器)30に入力し、無効電力が演算される。この
演算による無効電力値は、瞬時性の信号である。
These load current signal and bus voltage signal are input to the reactive power detector (Q detector) 30 and the reactive power is calculated. The reactive power value obtained by this calculation is an instantaneous signal.

Q検出器30の出力側は直接、及びQの平均値検出器(ロ
ーパスフィルタ)31を介し、加算回路33に入力する。
The output side of the Q detector 30 is input to the adder circuit 33 directly and via a Q average value detector (low-pass filter) 31.

また加算回路33には、バイアス設定器32より、設定され
るSVC本体容量(QSVC)の1/2に相当するバイアスQBが設定
され、入力する。
Also the adding circuit 33 from the bias setting unit 32, it sets the bias Q B corresponding to the half of the SVC body volume to be set (Q SVC), and inputs.

一方、SVC本体10の通電電流を検出するCT13が結合さ
れ、CT13は前記SVC本体10の平均電流検出器(ローパス
フィルタ)40に接続され、その出力側は加算回路34に入
力し、また、同加算回路にはSVC本体10の定格電流1P.U
に相当する基準電圧41が入力し、ここで両入力を比較し
て差信号が出力する。この差信号は積分器55に入力し、
積分器55よりの出力は加算器33に入力する。加算器33の
出力側はパルス発生回路34と接続され、パルス発生回路
34よりのサイリスタ点弧位相バルスによってサイリスタ
12の通電制御が行われる。なお、7は同期電源装置であ
って、パルス発生回路34においてパルス発生位相の基準
となるタイミングパルスを供給するものである。
On the other hand, a CT13 for detecting a current flowing through the SVC body 10 is coupled, the CT13 is connected to an average current detector (low-pass filter) 40 of the SVC body 10, the output side of which is input to an adding circuit 34, and the same. For the adder circuit, the rated current of the SVC body 10 is 1 P.U.
The reference voltage 41 corresponding to is input, and both inputs are compared here, and the difference signal is output. This difference signal is input to the integrator 55,
The output from the integrator 55 is input to the adder 33. The output side of the adder 33 is connected to the pulse generating circuit 34,
Thyristor from 34 firing thyristor by phase pulse
Twelve energization controls are performed. Reference numeral 7 is a synchronous power supply device for supplying a timing pulse which is a reference of a pulse generation phase in the pulse generation circuit 34.

以下動作について説明する。The operation will be described below.

(1)変動負荷の無効電力が大きい時、すなわちフリッ
カが大きいときは、積分器55の時定数を大にしているの
で、Q検出器30とQ平均値検出器31の差分であるΔQ
に、バイアス設定器32によるSVC本体容量の1/2に相対す
るバイアスQBが加わった信号に基づいてSVC本体10に電
流が流れ、変動負荷による変動無効電力分を補償する。
(1) When the reactive power of the fluctuating load is large, that is, when the flicker is large, the time constant of the integrator 55 is set to a large value, and therefore the difference ΔQ between the Q detector 30 and the Q average value detector 31 is ΔQ.
In addition, a current flows through the SVC body 10 based on a signal to which the bias Q B applied by the bias setter 32, which is opposite to 1/2 of the capacity of the SVC body, is applied, and compensates for the fluctuation reactive power due to the fluctuation load.

(2)変動負荷が軽負荷あるいは無負荷になると、Q検
出器30よりの出力信号が零となり、従ってSVC電流バイ
アス設定器32で決定されるSVC本体容量の1/2のバイア
スで一定電流となる。しかし、コンデンサ設備20がSVC
容量よりはるかに大きい場合、このような状態ではコン
デンサ電流が上回って系統に流れるため、系統電圧が上
昇する。
(2) When the fluctuating load becomes light load or no load, the output signal from the Q detector 30 becomes zero, and therefore the bias current of 1/2 of the capacity of the SVC main body determined by the SVC current bias setting unit 32 results in a constant current. Become. However, the capacitor equipment 20
If the capacity is much larger than the capacity, the capacitor current exceeds the capacity and flows into the system in such a state, so that the system voltage rises.

(3)次に、SVC電流が1/2になると、SVC本体の平均電
流検出器40の出力電流に相当する出力電圧と前記基準電
圧41が比較され、この差分が積分器55で積分され、ゆっ
くりと上昇する信号QSを出力し、前記バイアス設定器
32によるSVC本体容量1/2のバイアスを相殺するので、
SVC電流は100%電流となり、系統電圧の上昇を抑制す
る。
(3) Next, when the SVC current becomes 1/2, the output voltage corresponding to the output current of the average current detector 40 of the SVC body is compared with the reference voltage 41, and the difference is integrated by the integrator 55, Outputs a slowly rising signal Q S ,
Since the bias of SVC body capacity 1/2 by 32 is offset,
The SVC current becomes 100% current, suppressing the rise in system voltage.

ここで、加算回路33よりの出力信号Qinは、 Qin=QB+QS=0である。Here, the output signal Q in from the adder circuit 33 is Q in = Q B + Q S = 0.

(4)次に負荷が変化した時、積分器55の存在が邪魔に
なり、適当なQ制御がしばらくできない事態を生じる。
なお、積分器の時定数は数秒程度である。
(4) Next, when the load changes, the existence of the integrator 55 becomes an obstacle, and a situation occurs in which proper Q control cannot be performed for a while.
The time constant of the integrator is about several seconds.

[考案が解決しようとする課題] 前記(3)に続き(4)で説明したように、負荷が零、
あるいは軽負荷より大きく変化したとき、積分器55が邪
魔になって適切なQ制御がしばしばできず、このための
影響は系統に波及する。本考案はこの点を改善するもの
である。
[Problems to be Solved by the Invention] As described in (4) following (3) above, the load is zero,
Alternatively, when the load is changed to be larger than the light load, the integrator 55 becomes an obstacle and the Q control cannot be properly performed, and the influence thereof is spread to the system. The present invention improves this point.

[考案の構成] 上述のように、従来は設備されるSVC本体の平均電流を
検出し、これとこのSVC本体の定格電流と比較して差分
を求め、この差分を積分して、加算回路に加わっている
SVC本体容量(QSVC)の1/2に相当するバイアスQBを、変動
負荷が零、または軽負荷である場合に徐々に打消して、
SVC電流を100%電流にするのに対し、本考案は、上述の
ような制御回路は用いず、変動負荷が零または軽負荷と
なった場合に、直ちに前記SVC本体容量の1/2に相当する
バイアスQBをサイリスタ制御信号から断ち、SVC本体に
おける100%電流にできるように構成したものである。
[Configuration of device] As described above, the average current of the SVC body conventionally installed is detected, the difference is obtained by comparing this with the rated current of the SVC body, the difference is integrated, and the addition circuit is integrated. Participating
Bias Q B equivalent to 1/2 of SVC body capacity (Q SVC ) is gradually canceled when variable load is zero or light load,
In contrast to 100% SVC current, the present invention does not use the control circuit as described above, but when the variable load becomes zero or light load, it immediately corresponds to 1/2 of the SVC body capacity. The bias Q B is cut off from the thyristor control signal, and the current is 100% of the SVC body.

以下、第1図に示す実施例により本考案を説明する。第
2図と同一部分は同一符号で示す。
The present invention will be described below with reference to the embodiment shown in FIG. The same parts as those in FIG.

電源1に、系統母線3が接続され、この母線3に変動負
荷4が接続され、またコンデンサ21と直列リアクトル22
よりなるコンデンサ設備20が接続されているものとす
る。
A power system 1 is connected to a system bus 3, a variable load 4 is connected to the bus 3, and a capacitor 21 and a series reactor 22 are connected.
It is assumed that the capacitor equipment 20 is connected.

一方、系統母線3にTCR方式によるSVC本体10が接続され
る。
On the other hand, the SVC body 10 by the TCR method is connected to the system bus 3.

これに対し、変動負荷4の回路に負荷電流を検出するCT
5が結合され、また系統母線3にPT6が結合され、その2
次側より電圧信号が取り出される。
On the other hand, CT that detects the load current in the circuit of variable load 4
5 is connected, and PT6 is connected to the system bus 3.
The voltage signal is taken out from the next side.

負荷電流信号と母線電圧信号は、無効電力検出器30に入
力し、無効電力が演算される。この演算による無効電力
値は瞬時性の信号である。
The load current signal and the bus voltage signal are input to the reactive power detector 30, and the reactive power is calculated. The reactive power value obtained by this calculation is an instantaneous signal.

Q検出器30の出力側は直接、及びQの平均値検出器(ロ
ーパスフィルタ)31を介し、加算回路33に入力する。
The output side of the Q detector 30 is input to the adder circuit 33 directly and via a Q average value detector (low-pass filter) 31.

また、前記Qの平均値検出器31の出力側にリミッタ回路
60が接続される。リミッタ回路60は、リミッタ及び比較
機能を具備し、負荷の平均値検出器31よりの平均無効電
力値が設定値、例えばSVC本体容量(QSVC)の1/10相当以
下となったとき、リレー53を動作させる。
Also, a limiter circuit is provided on the output side of the Q average value detector 31.
60 is connected. The limiter circuit 60 has a limiter and a comparison function, and when the average reactive power value from the average value detector 31 of the load becomes a set value, for example, 1/10 or less of the SVC body capacity (Q SVC ) or less, the relay Operate 53.

32はバイアス設定器で、ここで、SVC本体容量の1/2に相
当するバイアスQBが設定され、前記リレー53によって動
作する接点54を介して前記加算回路33にバイアスとし
て加えられる。
Reference numeral 32 denotes a bias setter, in which a bias Q B corresponding to 1/2 of the capacity of the SVC main body is set, and is applied as a bias to the adder circuit 33 via a contact 54 operated by the relay 53.

加算回路33よりのサイリスタ制御信号はパルス発生回路
34に入力され、バルス発生回路34よりのサイリスタ点弧
位相パルスによってサイリスタの通電制御が行われる。
なお、7は同期電源装置であって、パルス発生回路34に
おいてパルス発生位相の基準となるタイミングパルスを
供給するものである。
The thyristor control signal from the adder circuit 33 is a pulse generator circuit.
The thyristor is energized by a thyristor firing phase pulse input from the pulse generator 34.
Reference numeral 7 is a synchronous power supply device for supplying a timing pulse which is a reference of a pulse generation phase in the pulse generation circuit 34.

[動作] 一般に電力供給側からの送り出し電圧は許容範囲に抑え
られていることから、負荷及びSVC装置の設置点の母線
電圧は、負荷が稼動している時は低下し、負荷が軽負荷
あるいは無負荷となっている時、電圧が高くなるのが普
通である。
[Operation] Generally, the sending voltage from the power supply side is kept within an allowable range, so the bus voltage at the installation point of the load and the SVC device decreases when the load is operating, and the load is When there is no load, the voltage is usually high.

本考案によれば、変動負荷のQが大きい時(フリッカが
大きい時)は従来と同じQ検出制御でフリッカを抑制す
ることができる。
According to the present invention, when the variable load Q is large (when the flicker is large), the flicker can be suppressed by the same Q detection control as in the conventional case.

変動負荷が軽負荷あるいは無負荷となって電圧が上昇し
た場合、負荷のQの平均値は当然零あるいは小さな値と
なっている。このQの平均値信号はリミッタ回路60に入
力しており、これが設定値以下であれば、リレー53を動
作させて、その接点54によってバイアスQBの信号を0に
する。なおこの場合バイアスQBをQBより小さいバイアス
に切換えてしてもよい。
When the fluctuating load becomes light or no load and the voltage rises, the average value of the load Q is naturally zero or small. This average value signal of Q is input to the limiter circuit 60, and if it is less than the set value, the relay 53 is operated and the signal of the bias Q B is set to 0 by the contact 54 thereof. In this case, the bias Q B may be switched to a bias smaller than Q B.

このため、パルス発生回路34には、零あるいはほとんど
零の信号が入力されることになり、SVC本体10はフル点
弧(定格電流)、すなわち100%電流一定となる。よっ
て系統電圧の上昇を抑制することができる。
Therefore, a zero or almost zero signal is input to the pulse generation circuit 34, and the SVC main body 10 is fully ignited (rated current), that is, 100% constant current. Therefore, the rise of system voltage can be suppressed.

そして、変動負荷が大きくなり、無効電力変動分が大き
くなれば、接点54を閉じ、通常のQ検出制御に移行す
る。
When the fluctuating load becomes large and the reactive power fluctuation becomes large, the contact 54 is closed and the normal Q detection control is performed.

[考案の効果] 第2図に示した従来例に比べて、本考案ではSVC本体の
電流検出及びこの電流によるバイアスQBの補正回路が不
要となり、回路構成が簡単になる。又本考案によれば、
従来の無効電力補償装置の制御装置における無効電力補
償装置本体の容量の1/2に相当するバイアスを、無効電
力平均値検出器よりの出力信号の大小によってオン・オ
フして速やかに通常のQ検出制御、系統電圧上昇の抑制
ができる。
[Effect of the invention] as compared with the prior art shown in FIG. 2, the correction circuit of the bias Q B by SVC body of the current detection and the current in the present invention is not required, the circuit configuration is simplified. According to the present invention,
A bias equivalent to 1/2 of the capacity of the main body of the reactive power compensator in the control device of the conventional reactive power compensator is turned on / off depending on the magnitude of the output signal from the reactive power average value detector, and a normal Q value is promptly obtained. Detection control and suppression of system voltage rise can be performed.

【図面の簡単な説明】[Brief description of drawings]

第1図は、本考案の実施例をブロック図で示す。 第2図は、従来の無効電力補償装置をブロック図で示
す。 30……Q検出器、31……Qの平均値検出器、32……バイ
アス設定器、33……加算回路、34……パルス発生回路、
53……リレー、54……リレー接点、60……リミッタ回
路。
FIG. 1 shows a block diagram of an embodiment of the present invention. FIG. 2 is a block diagram showing a conventional reactive power compensator. 30 ... Q detector, 31 ... Q average value detector, 32 ... bias setting device, 33 ... adding circuit, 34 ... pulse generating circuit,
53 …… Relay, 54 …… Relay contact, 60 …… Limiter circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】電圧フリッカ及び電圧変動を抑制する目的
で設置されるサイリスタ制御リアクトルを用いた無効電
力補償装置において、負荷の無効電力検出器と、該検出
器に接続される無効電力平均値検出器と、無効電力補償
装置本体の容量の1/2に相当するバイアスを生じるバイ
アス設定器と、前記無効電力平均値検出器にリミッタ回
路を介して接続したリレーを具備し、前記負荷の無効電
力検出器及び無効電力平均値検出器出力信号より変動無
効電力分を求めるとともに、これに前記バイアス設定器
よりの無効電力補償装置本体容量の1/2に相当するバイ
アスを加え、該バイアスを前記無効電力平均値検出器よ
りの出力信号の大小によって動作するリレーによってオ
ン・オフすることによって、サイリスタの点弧位相制御
の信号を求めることを特徴とする無効電力補償装置の制
御装置。
1. A reactive power compensator using a thyristor control reactor installed for the purpose of suppressing voltage flicker and voltage fluctuation, and a reactive power detector of a load and a reactive power average value detection connected to the detector. And a bias setting device that generates a bias equivalent to half the capacity of the reactive power compensator body, and a relay connected to the reactive power average value detector via a limiter circuit, and the reactive power of the load is Fluctuating reactive power is calculated from the output signal of the detector and the average value of the reactive power detector, and a bias corresponding to 1/2 of the capacity of the reactive power compensator main body from the bias setting device is added to this, and the reactive bias is removed. It is possible to obtain a signal for controlling the firing phase of a thyristor by turning it on and off by a relay that operates according to the magnitude of the output signal from the power average value detector. Control device for reactive power compensation device to symptoms.
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