JPH07312865A - 部分共振型スイッチング電源回路 - Google Patents
部分共振型スイッチング電源回路Info
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- JPH07312865A JPH07312865A JP6100885A JP10088594A JPH07312865A JP H07312865 A JPH07312865 A JP H07312865A JP 6100885 A JP6100885 A JP 6100885A JP 10088594 A JP10088594 A JP 10088594A JP H07312865 A JPH07312865 A JP H07312865A
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Abstract
(57)【要約】
【目的】 スイッチ素子での損失をなくし、かつ、直流
入力電圧並びに負荷回路電流変動の広い場合に於ても、
スイッチ素子の損失を低減することができる部分共振型
スイッチング電源回路を提供することを目的とする。 【構成】 コンバータトランス９の１次側に直列に接続
されたＦＥＴ６と、コンバータトランス９の１次側に並
列に接続されたＦＥＴ３と、コンバータトランス９の２
次側に接続された整流平滑回路１０と、ＦＥＴ６とＦＥ
Ｔ３が共にオフになる時間を所定時間に保ち、かつ、基
準電圧と負荷回路１１の両端の電圧に基づいて、ＦＥＴ
６とＦＥＴ３をそれぞれオン／オフ制御するスイッチン
グ制御手段３０を備えている。
入力電圧並びに負荷回路電流変動の広い場合に於ても、
スイッチ素子の損失を低減することができる部分共振型
スイッチング電源回路を提供することを目的とする。 【構成】 コンバータトランス９の１次側に直列に接続
されたＦＥＴ６と、コンバータトランス９の１次側に並
列に接続されたＦＥＴ３と、コンバータトランス９の２
次側に接続された整流平滑回路１０と、ＦＥＴ６とＦＥ
Ｔ３が共にオフになる時間を所定時間に保ち、かつ、基
準電圧と負荷回路１１の両端の電圧に基づいて、ＦＥＴ
６とＦＥＴ３をそれぞれオン／オフ制御するスイッチン
グ制御手段３０を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、部分共振型スイッチン
グ電源回路に関し、特に回路の低損失化に関するもので
ある。
グ電源回路に関し、特に回路の低損失化に関するもので
ある。
【０００２】
【従来の技術】図４は従来の部分共振型スイッチング電
源回路の構成を示す回路図である。図において、１は直
流を入力する直流入力回路であり、直流入力開路１のプ
ラス端子には、Ｎ型ＭＯＳＦＥＴ（以下ＦＥＴという）
３のドレイン，ダイオード４のカソード及びコンバータ
トランス９の巻線９ａの一方が接続されている。また、
巻線９ａの他方には、コンデンサ５，コンデンサ８の一
方、ダイオード７のカソード及びＦＥＴ６のドレインが
接続されている。また、ＦＥＴ６のソースには、ダイオ
ード７のアノード，コンデンサ８の他方及び直流入力回
路１のマイナス端子が接続され、ＦＥＴ６のゲートに
は、遅延回路２１の出力が接続されている。また、ＦＥ
Ｔ３のソースには、ダイオード４のアノード及びコンデ
ンサ５の他方が接続されており、ＦＥＴ３のゲートに
は、ドライブトランス２の２次側が接続されている。
源回路の構成を示す回路図である。図において、１は直
流を入力する直流入力回路であり、直流入力開路１のプ
ラス端子には、Ｎ型ＭＯＳＦＥＴ（以下ＦＥＴという）
３のドレイン，ダイオード４のカソード及びコンバータ
トランス９の巻線９ａの一方が接続されている。また、
巻線９ａの他方には、コンデンサ５，コンデンサ８の一
方、ダイオード７のカソード及びＦＥＴ６のドレインが
接続されている。また、ＦＥＴ６のソースには、ダイオ
ード７のアノード，コンデンサ８の他方及び直流入力回
路１のマイナス端子が接続され、ＦＥＴ６のゲートに
は、遅延回路２１の出力が接続されている。また、ＦＥ
Ｔ３のソースには、ダイオード４のアノード及びコンデ
ンサ５の他方が接続されており、ＦＥＴ３のゲートに
は、ドライブトランス２の２次側が接続されている。
【０００３】また、コンバータトランス９の巻線９ｂに
は、ダイオード１０ａ，ダイオード１０ｂ、チョークコ
イル１０ｃ、コンデンサ１０ｄにより構成される整流平
滑回路１０を介して負荷回路１１が接続されている。ま
た、駆動回路１２ａ，コンパレータ１２ｂ及び誤差増幅
器１２ｃで構成される制御部１２は、三角波発振器１
３，基準電圧源１４及び負荷回路１１からの信号が入力
され、ドライブトランス２の一次巻線及び遅延回路２１
に駆動信号を出力する。また、制御部１２、三角波発振
器１３及び基準電圧源１４でパルス幅制御部を構成して
いる。
は、ダイオード１０ａ，ダイオード１０ｂ、チョークコ
イル１０ｃ、コンデンサ１０ｄにより構成される整流平
滑回路１０を介して負荷回路１１が接続されている。ま
た、駆動回路１２ａ，コンパレータ１２ｂ及び誤差増幅
器１２ｃで構成される制御部１２は、三角波発振器１
３，基準電圧源１４及び負荷回路１１からの信号が入力
され、ドライブトランス２の一次巻線及び遅延回路２１
に駆動信号を出力する。また、制御部１２、三角波発振
器１３及び基準電圧源１４でパルス幅制御部を構成して
いる。
【０００４】次に従来の部分共振型スイッチング電源回
路のパルス幅制御部の動作について説明する。図５は従
来例のパルス幅制御部の各部の電圧波形を示す波形図で
ある。まず、図５の（ａ）に示すような負荷回路１１の
両端（プラス端子とマイナス端子間）電圧信号と基準電
圧源１４の電圧信号が、誤差増幅器１２ｃに入力され、
誤差増幅器１２ｃは、それらの電圧信号の差を検出し増
幅して出力する。
路のパルス幅制御部の動作について説明する。図５は従
来例のパルス幅制御部の各部の電圧波形を示す波形図で
ある。まず、図５の（ａ）に示すような負荷回路１１の
両端（プラス端子とマイナス端子間）電圧信号と基準電
圧源１４の電圧信号が、誤差増幅器１２ｃに入力され、
誤差増幅器１２ｃは、それらの電圧信号の差を検出し増
幅して出力する。
【０００５】また、コンパレータ１２ｂは、図５の
（ｂ）に示すような誤差増幅器１２ｃの出力信号と三角
波発振器１３の出力電圧信号とを比較し、三角波発振器
１３の電圧信号が誤差増幅器１２ｃの出力より高い場合
に、パルスを出力する。そして、コンパレータ１２ｂの
出力信号は、駆動回路１２ａに入力され、駆動回路１２
ａから図５の（ｃ）に示すような信号が出力され、この
信号はドライブトランス２を介して、ＦＥＴ３のゲート
・ソース間電圧となる。
（ｂ）に示すような誤差増幅器１２ｃの出力信号と三角
波発振器１３の出力電圧信号とを比較し、三角波発振器
１３の電圧信号が誤差増幅器１２ｃの出力より高い場合
に、パルスを出力する。そして、コンパレータ１２ｂの
出力信号は、駆動回路１２ａに入力され、駆動回路１２
ａから図５の（ｃ）に示すような信号が出力され、この
信号はドライブトランス２を介して、ＦＥＴ３のゲート
・ソース間電圧となる。
【０００６】したがって、負荷回路１１の両端電圧の上
昇／下降により、駆動回路１２ａから出力されるパルス
の幅が拡くなったり狭くなったりするように動作する。
また駆動回路１２ａの出力信号は遅延回路２１にも入力
されており、遅延回路２１で一定期間（ｔD ）遅延され
て、図５の（ｄ）に示すような信号が出力される。そし
て、この出力信号がＦＥＴ６のゲート電圧となる。
昇／下降により、駆動回路１２ａから出力されるパルス
の幅が拡くなったり狭くなったりするように動作する。
また駆動回路１２ａの出力信号は遅延回路２１にも入力
されており、遅延回路２１で一定期間（ｔD ）遅延され
て、図５の（ｄ）に示すような信号が出力される。そし
て、この出力信号がＦＥＴ６のゲート電圧となる。
【０００７】次に、ＦＥＴ３，ＦＥＴ６、コンデンサ
５，コンデンサ８、ダイオード４，ダイオード７及びコ
ンバータトランス９の動作について説明する。図６は従
来例の主要部の電圧、電流波形を示す波形図である。ま
ず、図６のｔ0 〜ｔ1 期間について説明する。ｔ0 〜ｔ
1 においては、ＦＥＴ６には、図６の（ａ）に示すよう
なゲート電圧が掛かっており、ＦＥＴ６がＯＮしてお
り、直流入力回路１のプラス端子からコンバータトラン
ス９の巻線９ａを介してＦＥＴ６に、図６の（ｄ）に示
すような電流ｉA が流れる。この電流ｉA は負荷回路１
１に流れる電流に比例して増減するものであり、また、
この期間中の電流波形の傾斜はコンバータトランス９の
巻線９ａのインダクタンスにより決まるもので、インダ
クタンスに反比例するものである。
５，コンデンサ８、ダイオード４，ダイオード７及びコ
ンバータトランス９の動作について説明する。図６は従
来例の主要部の電圧、電流波形を示す波形図である。ま
ず、図６のｔ0 〜ｔ1 期間について説明する。ｔ0 〜ｔ
1 においては、ＦＥＴ６には、図６の（ａ）に示すよう
なゲート電圧が掛かっており、ＦＥＴ６がＯＮしてお
り、直流入力回路１のプラス端子からコンバータトラン
ス９の巻線９ａを介してＦＥＴ６に、図６の（ｄ）に示
すような電流ｉA が流れる。この電流ｉA は負荷回路１
１に流れる電流に比例して増減するものであり、また、
この期間中の電流波形の傾斜はコンバータトランス９の
巻線９ａのインダクタンスにより決まるもので、インダ
クタンスに反比例するものである。
【０００８】次に、ｔ1 〜ｔ2 期間について説明する。
ｔ1 において、図６の（ｂ）に示すように、ＦＥＴ６に
掛かるゲート電圧が０となり、ＦＥＴ６がＯＦＦとな
る。すると、それまでＦＥＴ６に流れていた電流ｉA は
０となり、コンバータトランス９の巻線９ａのインダク
タンスの性質（電流をそのまま流そうとする性質）によ
り、コンデンサ８に図６の（ｅ）に示すような電流ｉB
が流れ、コンデンサ８を充電するように動作する。
ｔ1 において、図６の（ｂ）に示すように、ＦＥＴ６に
掛かるゲート電圧が０となり、ＦＥＴ６がＯＦＦとな
る。すると、それまでＦＥＴ６に流れていた電流ｉA は
０となり、コンバータトランス９の巻線９ａのインダク
タンスの性質（電流をそのまま流そうとする性質）によ
り、コンデンサ８に図６の（ｅ）に示すような電流ｉB
が流れ、コンデンサ８を充電するように動作する。
【０００９】このため、ＦＥＴ６のドレイン電圧は、図
６の（ｃ）に示すように徐々に上昇し、やがてコンデン
サ５の両端電圧と同一になる（この時点がｔ2 とな
る）。したがって、ｔ1 時点に於てＦＥＴ６のドレイン
電圧は零であるので、ＦＥＴ６のターンオフ時の損失
（電流×電圧）をなくすことを実現していた。
６の（ｃ）に示すように徐々に上昇し、やがてコンデン
サ５の両端電圧と同一になる（この時点がｔ2 とな
る）。したがって、ｔ1 時点に於てＦＥＴ６のドレイン
電圧は零であるので、ＦＥＴ６のターンオフ時の損失
（電流×電圧）をなくすことを実現していた。
【００１０】次に、ｔ2 〜ｔ3 期間について説明する。
ここで、コンデンサ５の容量はコンデンサ８の容量に比
べ充分大きなものとなっている。したがって、ｔ2 時点
で巻線９ａからコンデンサ８に流れていた電流ｉB は０
となり、その電流は図６の（ｇ），図６の（ｈ）に示す
ように電流ｉD、電流ｉE として、ダイオード４及びコ
ンデンサ５に流れる。この電流ｉD 、電流ｉE は、図６
の（ｇ），図６の（ｈ）に示すように巻線９ａのインダ
クタンスとコンデンサ５の容量による共振電流となり正
弦波状に減少していく。同様にＦＥＴ６のドレイン電圧
は図６の（ｃ）に示すように正弦波状に徐々に上昇して
いく。
ここで、コンデンサ５の容量はコンデンサ８の容量に比
べ充分大きなものとなっている。したがって、ｔ2 時点
で巻線９ａからコンデンサ８に流れていた電流ｉB は０
となり、その電流は図６の（ｇ），図６の（ｈ）に示す
ように電流ｉD、電流ｉE として、ダイオード４及びコ
ンデンサ５に流れる。この電流ｉD 、電流ｉE は、図６
の（ｇ），図６の（ｈ）に示すように巻線９ａのインダ
クタンスとコンデンサ５の容量による共振電流となり正
弦波状に減少していく。同様にＦＥＴ６のドレイン電圧
は図６の（ｃ）に示すように正弦波状に徐々に上昇して
いく。
【００１１】次に、ｔ3 〜ｔ5 期間について説明する。
ダイオード４に流れる電流ｉE が零となる前に、図６の
（ａ）に示すようにＦＥＴ３にゲート・ソース間電圧を
掛けると、ＦＥＴ３がＯＮ（ｔ3 時点）となり、それま
でダイオード４に流れていた電流ｉE は、図６の
（ｈ），図６の（ｉ）に示すように、ＦＥＴ３とダイオ
ード４に分流され流れ続け、ｔ4 時点にて零となる。引
き続き、コンデンサ５に流れる電流ｉD は共振現象によ
りＦＥＴ３を介して正弦波状に流れ続ける。従ってｔ3
時点に於てＦＥＴ３のドレイン←→ソース間電圧はダイ
オード４にてクランプされているので、ＦＥＴ３のター
ンオン時の損失（電圧×電流）を零にすることを実現し
ていた。
ダイオード４に流れる電流ｉE が零となる前に、図６の
（ａ）に示すようにＦＥＴ３にゲート・ソース間電圧を
掛けると、ＦＥＴ３がＯＮ（ｔ3 時点）となり、それま
でダイオード４に流れていた電流ｉE は、図６の
（ｈ），図６の（ｉ）に示すように、ＦＥＴ３とダイオ
ード４に分流され流れ続け、ｔ4 時点にて零となる。引
き続き、コンデンサ５に流れる電流ｉD は共振現象によ
りＦＥＴ３を介して正弦波状に流れ続ける。従ってｔ3
時点に於てＦＥＴ３のドレイン←→ソース間電圧はダイ
オード４にてクランプされているので、ＦＥＴ３のター
ンオン時の損失（電圧×電流）を零にすることを実現し
ていた。
【００１２】次に、ｔ5 〜ｔ6 期間について説明する。
図６の（ａ）に示すようにｔ5 時点で、ＦＥＴ３のゲー
ト・ソース間電圧を０にすると、ＦＥＴ３はＯＦＦにな
り、巻線９ａからコンデンサ５に流れていた電流ｉD は
０となり、図６の（ｅ）に示すような電流が直流入力回
路１及びコンデンサ８に流れる。この為、コンデンサ８
に充電されていた電荷は放電され、図６の（ｃ）に示す
ようにＦＥＴ６のドレイン電圧は徐々に零まで減少する
（零になった時点がｔ6 ）。
図６の（ａ）に示すようにｔ5 時点で、ＦＥＴ３のゲー
ト・ソース間電圧を０にすると、ＦＥＴ３はＯＦＦにな
り、巻線９ａからコンデンサ５に流れていた電流ｉD は
０となり、図６の（ｅ）に示すような電流が直流入力回
路１及びコンデンサ８に流れる。この為、コンデンサ８
に充電されていた電荷は放電され、図６の（ｃ）に示す
ようにＦＥＴ６のドレイン電圧は徐々に零まで減少する
（零になった時点がｔ6 ）。
【００１３】次にｔ6 〜ｔ8 期間について説明する。図
６の（ｃ）に示すように、ｔ6 時点に於てコンデンサの
電荷が完全に放電され、ＦＥＴ６のドレイン電圧が０に
なると、図６の（ｆ）に示すように、ダイオード７に電
流ｉC が流れ、ダイオード７を介して巻線９ａの電流は
徐々に減少する。そして、ｔ7 時点に於て、図６の
（ｂ）に示すように、ＦＥＴ６にゲート電圧が掛かると
ＦＥＴ６がＯＮし、図６の（ｄ），図６の（ｆ）に示す
ように、それまでダイオード７に流れていた電流ｉc は
ＦＥＴ６とダイオード７に分流され徐々に減少し、ｔ8
時点（＝ｔ0 時点）に於て零となる。したがって、ｔ7
時点に於てはＦＥＴ６のドレイン電圧は零となっている
ため、ＦＥＴ６のターンオン時の損失をなくすことを実
現していた。
６の（ｃ）に示すように、ｔ6 時点に於てコンデンサの
電荷が完全に放電され、ＦＥＴ６のドレイン電圧が０に
なると、図６の（ｆ）に示すように、ダイオード７に電
流ｉC が流れ、ダイオード７を介して巻線９ａの電流は
徐々に減少する。そして、ｔ7 時点に於て、図６の
（ｂ）に示すように、ＦＥＴ６にゲート電圧が掛かると
ＦＥＴ６がＯＮし、図６の（ｄ），図６の（ｆ）に示す
ように、それまでダイオード７に流れていた電流ｉc は
ＦＥＴ６とダイオード７に分流され徐々に減少し、ｔ8
時点（＝ｔ0 時点）に於て零となる。したがって、ｔ7
時点に於てはＦＥＴ６のドレイン電圧は零となっている
ため、ＦＥＴ６のターンオン時の損失をなくすことを実
現していた。
【００１４】以上のような動作により、従来ではＦＥＴ
３並びにＦＥＴ６のターンオン，ターンオフ時に於て、
ＦＥＴ３，６のドレインソース間電圧を零にし、低損失
のスイッチング電源を実現していた。
３並びにＦＥＴ６のターンオン，ターンオフ時に於て、
ＦＥＴ３，６のドレインソース間電圧を零にし、低損失
のスイッチング電源を実現していた。
【００１５】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の動作に於ては、スイッチ素子（ＦＥＴ３，Ｆ
ＥＴ６）個々のＯＮ幅は同一である為、図６の破線部波
形に示すようにＯＮ幅が短かくなった場合は、ＦＥＴ３
のターンオン時に着目すると、ＦＥＴ３がＯＮする前
に、図６の（ｇ），図６の（ｈ）に示すように電流ｉD
、電流ｉE が０になってしまうので、巻線９ａの電流
は、ダイオード４には流れず、図６の（ｅ）に示すよう
に、コンデンサ８を放電するように電流ｉB が流れるた
め、ＦＥＴ３のドレイン−ソース間には電位差が発生す
る。この状態でＦＥＴ３がＯＮする為、ＦＥＴ３のター
ンオン時にコンデンサ５，コンデンサ８を介して短絡電
流が流れ、ＦＥＴ３のターンオン時の損失が増大してし
まう。このように、スイッチ素子のターンオン時，ター
ンオフ時にスイッチ素子にかかる電圧を零にすることが
困難となり、スイッチ素子の損失が増大してしまうとい
う問題点があった。
べた従来の動作に於ては、スイッチ素子（ＦＥＴ３，Ｆ
ＥＴ６）個々のＯＮ幅は同一である為、図６の破線部波
形に示すようにＯＮ幅が短かくなった場合は、ＦＥＴ３
のターンオン時に着目すると、ＦＥＴ３がＯＮする前
に、図６の（ｇ），図６の（ｈ）に示すように電流ｉD
、電流ｉE が０になってしまうので、巻線９ａの電流
は、ダイオード４には流れず、図６の（ｅ）に示すよう
に、コンデンサ８を放電するように電流ｉB が流れるた
め、ＦＥＴ３のドレイン−ソース間には電位差が発生す
る。この状態でＦＥＴ３がＯＮする為、ＦＥＴ３のター
ンオン時にコンデンサ５，コンデンサ８を介して短絡電
流が流れ、ＦＥＴ３のターンオン時の損失が増大してし
まう。このように、スイッチ素子のターンオン時，ター
ンオフ時にスイッチ素子にかかる電圧を零にすることが
困難となり、スイッチ素子の損失が増大してしまうとい
う問題点があった。
【００１６】また、スイッチ素子のＯＮ幅は負荷回路両
端の電圧を安定化するために変化する。これは、直流入
力電圧の変動及び負荷回路電流の変動により変化する
為、従来に於ては直流入力電圧並びに負荷回路電流の変
動の非常に少ないもののみにしか適用できず、スイッチ
ング電源として満足できるものは得られないという問題
点があった。
端の電圧を安定化するために変化する。これは、直流入
力電圧の変動及び負荷回路電流の変動により変化する
為、従来に於ては直流入力電圧並びに負荷回路電流の変
動の非常に少ないもののみにしか適用できず、スイッチ
ング電源として満足できるものは得られないという問題
点があった。
【００１７】
【課題を解決するための手段】本発明に係る部分共振型
スイッチング電源回路は、コンバータトランスの１次側
に直列に接続された第１のスイッチング素子と、コンバ
ータトランスの１次側に並列に接続された第２のスイッ
チング素子と、コンバータトランスの２次側に接続され
た整流平滑回路とを有し、第１のスイッチング素子と第
２のスイッチング素子とを交互にオン／オフさせ、整流
平滑回路の出力側に接続される負荷回路に直流電圧を印
加する部分共振型スイッチング電源回路において、第１
のスイッチング素子と第２のスイッチング素子が共にオ
フになる時間を所定時間に保ち、かつ、基準電圧と負荷
回路の両端の電圧に基づいて、第１のスイッチング素子
と第２のスイッチング素子をそれぞれオン／オフ制御す
るスイッチング制御手段を備えるものである。
スイッチング電源回路は、コンバータトランスの１次側
に直列に接続された第１のスイッチング素子と、コンバ
ータトランスの１次側に並列に接続された第２のスイッ
チング素子と、コンバータトランスの２次側に接続され
た整流平滑回路とを有し、第１のスイッチング素子と第
２のスイッチング素子とを交互にオン／オフさせ、整流
平滑回路の出力側に接続される負荷回路に直流電圧を印
加する部分共振型スイッチング電源回路において、第１
のスイッチング素子と第２のスイッチング素子が共にオ
フになる時間を所定時間に保ち、かつ、基準電圧と負荷
回路の両端の電圧に基づいて、第１のスイッチング素子
と第２のスイッチング素子をそれぞれオン／オフ制御す
るスイッチング制御手段を備えるものである。
【００１８】
【作用】本発明においては、スイッチング制御手段によ
り、第１のスイッチング素子と第２のスイッチング素子
が共にオフになる時間が所定時間に保たれ、かつ、基準
電圧と負荷回路の両端の電圧に基づいて、第１のスイッ
チング素子と第２のスイッチング素子がそれぞれオン／
オフ制御される。
り、第１のスイッチング素子と第２のスイッチング素子
が共にオフになる時間が所定時間に保たれ、かつ、基準
電圧と負荷回路の両端の電圧に基づいて、第１のスイッ
チング素子と第２のスイッチング素子がそれぞれオン／
オフ制御される。
【００１９】
【実施例】図１は本発明の一実施例に係る部分共振型ス
イッチング電源回路の構成を示す回路図である。図にお
いて１〜８及び１０〜１４は従来例と同様なものであ
る。１５は第２の制御部でありその入力の一方は、負荷
回路１１の両端の電圧が抵抗１６及び抵抗１７で分圧さ
れた電圧が入力され、入力の他方は基準電圧源１４から
の電圧信号が入力される。また、制御部１５のコンパレ
ータ１５ｂの一方は三角波発振器１３からの信号が入力
され、制御部１５の駆動回路１５ａの出力はドライブト
ランス２の一次巻線に接続されている。
イッチング電源回路の構成を示す回路図である。図にお
いて１〜８及び１０〜１４は従来例と同様なものであ
る。１５は第２の制御部でありその入力の一方は、負荷
回路１１の両端の電圧が抵抗１６及び抵抗１７で分圧さ
れた電圧が入力され、入力の他方は基準電圧源１４から
の電圧信号が入力される。また、制御部１５のコンパレ
ータ１５ｂの一方は三角波発振器１３からの信号が入力
され、制御部１５の駆動回路１５ａの出力はドライブト
ランス２の一次巻線に接続されている。
【００２０】コンバータトランス９の巻線９ｃは補助巻
線であり、一方は抵抗２０を介してＦＥＴ３のゲート、
抵抗１９及びＦＥＴ１８のドレインに接続されている。
また、巻線９ｃ他方は、ＦＥＴ３，ＦＥＴ１８のソー
ス、ダイオード４のアノード，コンデンサ５及び抵抗１
９の他方に接続されている。また、ドライブトランス２
の２次巻線はＦＥＴ１８のゲートに接続され、制御部１
２の駆動回路１２ａの出力は直接ＦＥＴ６のゲートに接
続されている。また、この実施例では、制御部１２、三
角波発振器１３及び基準電圧源１４で第１のパルス幅制
御部を構成しており、制御部１５、三角波発振器１３及
び基準電圧源１４で第２のパルス幅制御部を構成してい
るまた、補助巻線９ｃ、ＦＥＴ１８、抵抗１９，２０、
第１のパルス幅制御部及び第２のパルス幅制御部で、Ｆ
ＥＴ３及びＦＥＴ６のスイッチングを制御するスイッチ
ング制御部を構成している。
線であり、一方は抵抗２０を介してＦＥＴ３のゲート、
抵抗１９及びＦＥＴ１８のドレインに接続されている。
また、巻線９ｃ他方は、ＦＥＴ３，ＦＥＴ１８のソー
ス、ダイオード４のアノード，コンデンサ５及び抵抗１
９の他方に接続されている。また、ドライブトランス２
の２次巻線はＦＥＴ１８のゲートに接続され、制御部１
２の駆動回路１２ａの出力は直接ＦＥＴ６のゲートに接
続されている。また、この実施例では、制御部１２、三
角波発振器１３及び基準電圧源１４で第１のパルス幅制
御部を構成しており、制御部１５、三角波発振器１３及
び基準電圧源１４で第２のパルス幅制御部を構成してい
るまた、補助巻線９ｃ、ＦＥＴ１８、抵抗１９，２０、
第１のパルス幅制御部及び第２のパルス幅制御部で、Ｆ
ＥＴ３及びＦＥＴ６のスイッチングを制御するスイッチ
ング制御部を構成している。
【００２１】次に、この実施例のパルス幅制御部の動作
について説明する。図２はこの実施例のパルス幅制御部
の各部の電圧波形を示す波形図である。第２の制御部１
５の誤差増幅器１５ｃのプラス入力端子は抵抗１６，１
７にて負荷回路１１の両端電圧が分圧されて入力される
ため、図２の（ａ）に示すように、その出力は第１の誤
差増幅器１２ｃの出力に比べ低い電圧となる。したがっ
て、コンパレータ１２ｂ及びコンパレータ１５ｂには、
図２の（ｂ）に示すような電圧信号が入力され、コンパ
レータ１２ｂ及びコンパレータ１５ｂの出力信号は、コ
ンパレータ１２ｂの出力信号に比べて、コンパレータ１
５ｂの出力信号の方が、幅の広いパルスを出力するの
で、駆動回路１２ａ，駆動回路１５ａの出力信号は図２
の（ｃ），図２の（ｄ）に示すように、駆動回路１５ａ
の出力パルス幅は、駆動回路１２ａの出力パルス幅に比
べ広いものとなる。
について説明する。図２はこの実施例のパルス幅制御部
の各部の電圧波形を示す波形図である。第２の制御部１
５の誤差増幅器１５ｃのプラス入力端子は抵抗１６，１
７にて負荷回路１１の両端電圧が分圧されて入力される
ため、図２の（ａ）に示すように、その出力は第１の誤
差増幅器１２ｃの出力に比べ低い電圧となる。したがっ
て、コンパレータ１２ｂ及びコンパレータ１５ｂには、
図２の（ｂ）に示すような電圧信号が入力され、コンパ
レータ１２ｂ及びコンパレータ１５ｂの出力信号は、コ
ンパレータ１２ｂの出力信号に比べて、コンパレータ１
５ｂの出力信号の方が、幅の広いパルスを出力するの
で、駆動回路１２ａ，駆動回路１５ａの出力信号は図２
の（ｃ），図２の（ｄ）に示すように、駆動回路１５ａ
の出力パルス幅は、駆動回路１２ａの出力パルス幅に比
べ広いものとなる。
【００２２】駆動回路１５ａの出力信号はドライブトラ
ンス２を介してＦＥＴ１８をＯＮ／ＯＦＦするので、Ｆ
ＥＴ３のゲートには図２の（ｅ）に示すように、駆動回
路１５ａの出力と反対の電圧が発生する。この結果、Ｆ
ＥＴ３は駆動回路１５ａの出力がＯＮ時にＯＦＦし、駆
動回路１５ａの出力がＯＦＦ時にＯＮする。次に、ＦＥ
Ｔ３，ＦＥＴ６、コンデンサ５，コンデンサ８、ダイオ
ード４，ダイオード７及びコンバータトランス９の動作
について説明する。図３はこの実施例の主要部の電圧、
電流波形を示す波形図であり、このＦＥＴ３，ＦＥＴ６
のＯＮ／ＯＦＦによる動作は従来例と同様である。
ンス２を介してＦＥＴ１８をＯＮ／ＯＦＦするので、Ｆ
ＥＴ３のゲートには図２の（ｅ）に示すように、駆動回
路１５ａの出力と反対の電圧が発生する。この結果、Ｆ
ＥＴ３は駆動回路１５ａの出力がＯＮ時にＯＦＦし、駆
動回路１５ａの出力がＯＦＦ時にＯＮする。次に、ＦＥ
Ｔ３，ＦＥＴ６、コンデンサ５，コンデンサ８、ダイオ
ード４，ダイオード７及びコンバータトランス９の動作
について説明する。図３はこの実施例の主要部の電圧、
電流波形を示す波形図であり、このＦＥＴ３，ＦＥＴ６
のＯＮ／ＯＦＦによる動作は従来例と同様である。
【００２３】この実施例では、上記のようにして、ＦＥ
Ｔ３，ＦＥＴ６を交互にＯＮ／ＯＦＦ制御するようにし
ているので、図２の（ｃ），図２の（ｅ）に示すよう
に、負荷回路１１の両端電圧が変化した場合、ＦＥＴ６
のＯＮ幅は両端電圧の増減に比例し、ＦＥＴ３のＯＮ幅
は両端電圧の増減に反比例するように動作させることが
可能となる。したがって、ＦＥＴ３とＦＥＴ６のＯＮ時
間が同一ではなくなり、また、ＦＥＴ３，ＦＥＴ６が共
にＯＦＦになっている期間を一定に確保できるので、図
３に示すように、直流入力電圧の変動及び負荷回路電流
の変動が大きく、ＦＥＴ６のＯＮ幅が変化した場合で
も、常にＦＥＴ３，ＦＥＴ６のターンオン時，ターンオ
フ時のドレイン−ソース間電圧を零とすることができ、
ターンオン時，ターンオフ時の損失を少なくすることが
可能となる。
Ｔ３，ＦＥＴ６を交互にＯＮ／ＯＦＦ制御するようにし
ているので、図２の（ｃ），図２の（ｅ）に示すよう
に、負荷回路１１の両端電圧が変化した場合、ＦＥＴ６
のＯＮ幅は両端電圧の増減に比例し、ＦＥＴ３のＯＮ幅
は両端電圧の増減に反比例するように動作させることが
可能となる。したがって、ＦＥＴ３とＦＥＴ６のＯＮ時
間が同一ではなくなり、また、ＦＥＴ３，ＦＥＴ６が共
にＯＦＦになっている期間を一定に確保できるので、図
３に示すように、直流入力電圧の変動及び負荷回路電流
の変動が大きく、ＦＥＴ６のＯＮ幅が変化した場合で
も、常にＦＥＴ３，ＦＥＴ６のターンオン時，ターンオ
フ時のドレイン−ソース間電圧を零とすることができ、
ターンオン時，ターンオフ時の損失を少なくすることが
可能となる。
【００２４】
【発明の効果】以上のように、本発明によれば、スイッ
チング制御手段により、第１のスイッチング素子と第２
のスイッチング素子が共にオフになる時間を所定時間に
保ち、かつ、基準電圧と負荷回路の両端の電圧に基づい
て、第１のスイッチング素子と第２のスイッチング素子
をそれぞれオン／オフ制御するようにしたので、直流入
力電圧並びに負荷回路電流の変動幅が大きいときに、ス
イッチ素子のターンオン時，ターンオフ時の損失を無く
すことができ、スイッチング電源を常に低損失にできる
という効果を有する。
チング制御手段により、第１のスイッチング素子と第２
のスイッチング素子が共にオフになる時間を所定時間に
保ち、かつ、基準電圧と負荷回路の両端の電圧に基づい
て、第１のスイッチング素子と第２のスイッチング素子
をそれぞれオン／オフ制御するようにしたので、直流入
力電圧並びに負荷回路電流の変動幅が大きいときに、ス
イッチ素子のターンオン時，ターンオフ時の損失を無く
すことができ、スイッチング電源を常に低損失にできる
という効果を有する。
【図１】本発明の一実施例に係る部分共振型スイッチン
グ電源回路の構成を示す回路図である。
グ電源回路の構成を示す回路図である。
【図２】実施例のパルス幅制御部の各部の電圧波形を示
す波形図である。
す波形図である。
【図３】実施例の主要部の電圧、電流波形を示す波形図
である。
である。
【図４】従来の部分共振型スイッチング電源回路の構成
を示す回路図である。
を示す回路図である。
【図５】従来例のパルス幅制御部の各部の電圧波形を示
す波形図である。
す波形図である。
【図６】従来例の主要部の電圧、電流波形を示す波形図
である。
である。
３ Ｎ型ＭＯＳＦＥＴ（第２のスイッチング素子） ６ Ｎ型ＭＯＳＦＥＴ（第１のスイッチング素子） ９ｃ 補助巻線（第２のパルス幅制御手段） １０ 整流平滑回路 １１ 負荷回路 １２ 制御部（第１のパルス幅制御手段） １３ 三角波発振器（第１、第２パルス幅制御手段） １４ 基準電圧源（第１、第２パルス幅制御手段） １５ 制御部（第２のパルス幅制御手段） １８ Ｎ型ＭＯＳＦＥＴ（第２のパルス幅制御手段） １９，２０ 抵抗（第２のパルス幅制御手段） ３０ スイッチング制御手段
Claims (3)
- 【請求項１】 コンバータトランスの１次側に直列に接
続された第１のスイッチング素子と、前記コンバータト
ランスの１次側に並列に接続された第２のスイッチング
素子と、前記コンバータトランスの２次側に接続された
整流平滑回路とを有し、第１のスイッチング素子と第２
のスイッチング素子とを交互にオン／オフさせ、前記整
流平滑回路の出力側に接続される負荷回路に直流電圧を
印加する部分共振型スイッチング電源回路において、 前記第１のスイッチング素子と前記第２のスイッチング
素子が共にオフになる時間を所定時間に保ち、かつ、基
準電圧と前記負荷回路の両端の電圧に基づいて、前記第
１のスイッチング素子と前記第２のスイッチング素子を
それぞれオン／オフ制御するスイッチング制御手段を備
えることを特徴とする部分共振型スイッチング電源回
路。 - 【請求項２】 前記スイッチング制御手段は、前記負荷
回路の両端の電圧に反比例したパルスをもつパルス信号
を出力し、前記第１のスイッチング素子を制御する第１
のパルス幅制御手段と、前記負荷回路の両端の電圧に比
例したパルスをもつパルス信号を出力し、前記第２のス
イッチング素子を制御する第２のパルス幅制御手段とを
有し、前記第１のスイッチング素子と前記第２のスイッ
チング素子が共にオフになる時間を所定時間に保つよう
にするものであることを特徴とする請求項１記載の部分
共振型スイッチング電源回路。 - 【請求項３】 前記スイッチング制御手段は、前記負荷
回路の両端の電圧に反比例したパルスをもつパルス信号
を出力し、前記第１のスイッチング素子を制御する第１
のパルス幅制御手段と、前記第１のパルス幅制御手段の
出力パルスに同期し、かつ、パルス幅の広いパルス信号
の反転信号を出力し、前記第２のスイッチング素子を制
御する第２のパルス幅制御手段とを有し、前記第１のス
イッチング素子と前記第２のスイッチング素子が共にオ
フになる時間を所定時間に保つようにするものであるこ
とを特徴とする請求項１記載の部分共振型スイッチング
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6100885A JPH07312865A (ja) | 1994-05-16 | 1994-05-16 | 部分共振型スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6100885A JPH07312865A (ja) | 1994-05-16 | 1994-05-16 | 部分共振型スイッチング電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312865A true JPH07312865A (ja) | 1995-11-28 |
Family
ID=14285789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6100885A Pending JPH07312865A (ja) | 1994-05-16 | 1994-05-16 | 部分共振型スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312865A (ja) |
-
1994
- 1994-05-16 JP JP6100885A patent/JPH07312865A/ja active Pending
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