JPH07307363A - 半導体回路基板 - Google Patents
半導体回路基板Info
- Publication number
- JPH07307363A JPH07307363A JP9726294A JP9726294A JPH07307363A JP H07307363 A JPH07307363 A JP H07307363A JP 9726294 A JP9726294 A JP 9726294A JP 9726294 A JP9726294 A JP 9726294A JP H07307363 A JPH07307363 A JP H07307363A
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- JP
- Japan
- Prior art keywords
- semiconductor
- solder bumps
- circuit board
- semiconductor element
- circuit substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半田バンプを狭ピッチで形成した半導体素子
をフリップチップ実装した半導体回路基板に関し、リフ
ロー処理時の位置ずれや、接続不良を防止する。 【構成】 半導体素子５には、半田バンプ６を狭ピッチ
で形成してある。回路基板本体８には、半田バンプ６に
対向する位置に形成した電極４のみが、その表面から露
出するように凹部９を形成してある。半田バンプ６は凹
部９に係合させてリフロー処理を行うため、振動などに
よる位置ずれを防止できる。
をフリップチップ実装した半導体回路基板に関し、リフ
ロー処理時の位置ずれや、接続不良を防止する。 【構成】 半導体素子５には、半田バンプ６を狭ピッチ
で形成してある。回路基板本体８には、半田バンプ６に
対向する位置に形成した電極４のみが、その表面から露
出するように凹部９を形成してある。半田バンプ６は凹
部９に係合させてリフロー処理を行うため、振動などに
よる位置ずれを防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体装置をフ
リップチップ実装した半導体回路基板に関するものであ
る。
リップチップ実装した半導体回路基板に関するものであ
る。
【０００２】
【従来の技術】近年、電子機器の小型化要求に伴い、回
路モジュールの高密度実装が望まれている。回路基板は
両面配線から多層配線化へ、能動素子も小型化へと進ん
でいる。さらに半導体装置も従来のプラスチックモール
ド品からベアチップ化へと進み、各社開発が行われてい
る。それらの中でも特に半導体装置のベアチップ実装の
一手法としてフリップチップ実装が注目されてきてい
る。
路モジュールの高密度実装が望まれている。回路基板は
両面配線から多層配線化へ、能動素子も小型化へと進ん
でいる。さらに半導体装置も従来のプラスチックモール
ド品からベアチップ化へと進み、各社開発が行われてい
る。それらの中でも特に半導体装置のベアチップ実装の
一手法としてフリップチップ実装が注目されてきてい
る。
【０００３】以下、フリップチップ実装を行った従来の
半導体回路基板について図３を用いて説明する。図にお
いて、回路基板本体８は最外層１、複数の内層２を有す
る多層基板であり、最外層１上には、導体回路パターン
３と、電極４が形成されている。５は半導体素子であ
り、６は半導体素子５と回路基板本体８とを接続する半
田バンプである。７は回路基板本体８と半導体素子５と
の接続に際して、予め半田バンプ６が形成される複数の
パッド電極を示しており、互いに狭ピッチで配置されて
いる。
半導体回路基板について図３を用いて説明する。図にお
いて、回路基板本体８は最外層１、複数の内層２を有す
る多層基板であり、最外層１上には、導体回路パターン
３と、電極４が形成されている。５は半導体素子であ
り、６は半導体素子５と回路基板本体８とを接続する半
田バンプである。７は回路基板本体８と半導体素子５と
の接続に際して、予め半田バンプ６が形成される複数の
パッド電極を示しており、互いに狭ピッチで配置されて
いる。
【０００４】フリップチップ実装に際しては、半導体素
子５に予めマスクを使って印刷された半田バンプ６と、
回路基板本体８上の電極４との位置合わせをして、半導
体素子５を回路基板本体８上に載置した後、リフロー等
による加熱処理により、半田バンプ６を介して両者を接
続するものである。
子５に予めマスクを使って印刷された半田バンプ６と、
回路基板本体８上の電極４との位置合わせをして、半導
体素子５を回路基板本体８上に載置した後、リフロー等
による加熱処理により、半田バンプ６を介して両者を接
続するものである。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、半導体素子を回路基板本体に載置後、リ
フロー処理を行う際に、振動等により半田バンプと回路
基板本体上の電極との位置がずれ、接続不良が発生し易
いといった問題があった。
来の構成では、半導体素子を回路基板本体に載置後、リ
フロー処理を行う際に、振動等により半田バンプと回路
基板本体上の電極との位置がずれ、接続不良が発生し易
いといった問題があった。
【０００６】本発明は上記従来の問題点を解決するもの
であり、接続不良のない半導体回路基板を提供すること
を目的とする。
であり、接続不良のない半導体回路基板を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記課題を達成するため
に、本発明の半導体回路基板は、表面に互いに隣接して
形成された複数の半田バンプを有する半導体素子と、前
記半導体素子のそれぞれと対向する位置に、前記各半田
バンプより径大なる複数の凹部をその表面に形成した回
路基板本体とを有し、前記半導体装置の半田バンプを前
記凹部に係合させて、前記凹部内に形成された電極と前
記半田バンプとをそれぞれ接続してなるものである。
に、本発明の半導体回路基板は、表面に互いに隣接して
形成された複数の半田バンプを有する半導体素子と、前
記半導体素子のそれぞれと対向する位置に、前記各半田
バンプより径大なる複数の凹部をその表面に形成した回
路基板本体とを有し、前記半導体装置の半田バンプを前
記凹部に係合させて、前記凹部内に形成された電極と前
記半田バンプとをそれぞれ接続してなるものである。
【０００８】
【作用】上記構成によれば、半田バンプを回路基板本体
側に形成した凹部に係合させているので、リフロー処理
の振動に対しても、半導体素子と回路基板本体との位置
ずれを規制することができる。また回路基板本体表面に
は、半導体素子の半田バンプと接続すべき電極のみが露
出する構成であるので、接続不良を防止できる。
側に形成した凹部に係合させているので、リフロー処理
の振動に対しても、半導体素子と回路基板本体との位置
ずれを規制することができる。また回路基板本体表面に
は、半導体素子の半田バンプと接続すべき電極のみが露
出する構成であるので、接続不良を防止できる。
【０００９】
【実施例】以下、本発明の半導体回路基板の一実施例に
ついて図面を参照しながら説明する。図１は半導体回路
基板の断面図を示すものであり、（ａ）は半導体素子を
載置した未接続の状態を、（ｂ）は回路基板本体との接
続を完了した状態を示している。従来の基板との差異
は、半導体素子５に形成した半田バンプ６のそれぞれに
対向する電極４のみが露出するように、回路基板本体８
の最外層１を形成したところにある。
ついて図面を参照しながら説明する。図１は半導体回路
基板の断面図を示すものであり、（ａ）は半導体素子を
載置した未接続の状態を、（ｂ）は回路基板本体との接
続を完了した状態を示している。従来の基板との差異
は、半導体素子５に形成した半田バンプ６のそれぞれに
対向する電極４のみが露出するように、回路基板本体８
の最外層１を形成したところにある。
【００１０】この回路基板本体８は、セラミック多層基
板で構成することができ、内層２の表面に形成した電極
４が露出するように、貫通孔を形成したセラミックグリ
ーンシートを最外層１として積層して作成することがで
きる。この貫通孔は例えば、半田バンプの径を０．１ｍ
ｍφとすれば、０．１５ｍｍφ程度の大きさにすること
ができ、０．２５ｍｍのピッチで形成することができ
る。
板で構成することができ、内層２の表面に形成した電極
４が露出するように、貫通孔を形成したセラミックグリ
ーンシートを最外層１として積層して作成することがで
きる。この貫通孔は例えば、半田バンプの径を０．１ｍ
ｍφとすれば、０．１５ｍｍφ程度の大きさにすること
ができ、０．２５ｍｍのピッチで形成することができ
る。
【００１１】以上のように構成した回路基板本体８に対
し、半田バンプ６を形成した半導体素子５を、半田バン
プ６が凹部９に係合するように載置し（図１（ａ））、
半田バンプ６と電極４を当接させたままリフロー炉に通
すと、半田バンプ６が溶融することによって、同図
（ｂ）に示すようにフリップチップ実装を行うことがで
きる。
し、半田バンプ６を形成した半導体素子５を、半田バン
プ６が凹部９に係合するように載置し（図１（ａ））、
半田バンプ６と電極４を当接させたままリフロー炉に通
すと、半田バンプ６が溶融することによって、同図
（ｂ）に示すようにフリップチップ実装を行うことがで
きる。
【００１２】本実施例においては、リフロー処理で振動
があっても、半導体素子５は半田バンプ６が凹部９に係
合することによって、回路基板本体１に対するずれが規
制される。また回路基板本体８の表面には、電極４のみ
が露出する構成であるので、半田バンプ６が内層２上の
他の配線と接続不良を起こすことがない。
があっても、半導体素子５は半田バンプ６が凹部９に係
合することによって、回路基板本体１に対するずれが規
制される。また回路基板本体８の表面には、電極４のみ
が露出する構成であるので、半田バンプ６が内層２上の
他の配線と接続不良を起こすことがない。
【００１３】また本実施例においては、半田バンプ６の
塗布量が過剰の場合でも、図２に示すように、リフロー
処理にて半田バンプを溶融させると、凹部９一杯に充填
される。すなわち従来の様に隣接する半田バンプのブリ
ッジを防止することができる。
塗布量が過剰の場合でも、図２に示すように、リフロー
処理にて半田バンプを溶融させると、凹部９一杯に充填
される。すなわち従来の様に隣接する半田バンプのブリ
ッジを防止することができる。
【００１４】
【発明の効果】以上のように本発明の半導体回路基板
は、回路基板本体の表面に、半導体素子に形成した半田
バンプに対向して、凹部を形成していることにより、半
導体素子を回路基板本体に位置ずれを起こすことなく実
装でき、また、半導体素子に形成された半田バンプの塗
布量が多くても、半田ブリッジを防止することができ
る。
は、回路基板本体の表面に、半導体素子に形成した半田
バンプに対向して、凹部を形成していることにより、半
導体素子を回路基板本体に位置ずれを起こすことなく実
装でき、また、半導体素子に形成された半田バンプの塗
布量が多くても、半田ブリッジを防止することができ
る。
【図１】本発明の一実施例における半導体回路基板の断
面図
面図
【図２】同基板の断面図
【図３】従来の半導体回路基板の断面図
４ 電極 ５ 半導体素子 ６ 半田バンプ ８ 回路基板本体 ９ 凹部
Claims (1)
- 【請求項１】表面に互いに隣接して形成された複数の半
田バンプを有する半導体素子と、前記半導体素子のそれ
ぞれと対向する位置に、前記各半田バンプより径大なる
複数の凹部をその表面に形成した回路基板本体とを有
し、前記半導体装置の半田バンプを前記凹部に係合させ
て、前記凹部内に形成された電極と前記半田バンプとを
それぞれ接続してなる半導体回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9726294A JPH07307363A (ja) | 1994-05-11 | 1994-05-11 | 半導体回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9726294A JPH07307363A (ja) | 1994-05-11 | 1994-05-11 | 半導体回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307363A true JPH07307363A (ja) | 1995-11-21 |
Family
ID=14187635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9726294A Pending JPH07307363A (ja) | 1994-05-11 | 1994-05-11 | 半導体回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| WO2004040950A1 (en) * | 2002-10-30 | 2004-05-13 | Advanpack Solutions Pte Ltd | Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly |
| JP2008263639A (ja) * | 2008-06-09 | 2008-10-30 | Seiko Epson Corp | 圧電発振器、及びその製造方法、並びに圧電発振器を利用した携帯電話装置、電子機器 |
| US7786569B2 (en) | 2007-01-19 | 2010-08-31 | Renesas Technology Corp. | Semiconductor device using wiring substrate having a wiring structure reducing wiring disconnection |
-
1994
- 1994-05-11 JP JP9726294A patent/JPH07307363A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| EP0854520A3 (en) * | 1997-01-20 | 1999-06-16 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| US6087194A (en) * | 1997-01-20 | 2000-07-11 | Oki Electric Industry Co., Ltd. | Composite unit of optical semiconductor device and supporting substrate and method for mounting optical semiconductor device on supporting substrate |
| WO2004040950A1 (en) * | 2002-10-30 | 2004-05-13 | Advanpack Solutions Pte Ltd | Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly |
| US7786569B2 (en) | 2007-01-19 | 2010-08-31 | Renesas Technology Corp. | Semiconductor device using wiring substrate having a wiring structure reducing wiring disconnection |
| JP2008263639A (ja) * | 2008-06-09 | 2008-10-30 | Seiko Epson Corp | 圧電発振器、及びその製造方法、並びに圧電発振器を利用した携帯電話装置、電子機器 |
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