JPH0730407A - プログラム可能制御、デコード及び／又はデータ操作を有するレジスタファイル - Google Patents
プログラム可能制御、デコード及び／又はデータ操作を有するレジスタファイルInfo
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- JPH0730407A JPH0730407A JP3154169A JP15416991A JPH0730407A JP H0730407 A JPH0730407 A JP H0730407A JP 3154169 A JP3154169 A JP 3154169A JP 15416991 A JP15416991 A JP 15416991A JP H0730407 A JPH0730407 A JP H0730407A
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Abstract
(57)【要約】 （修正有）
【目的】 新規なアーキテクチャを有するプログラム可
能論理装置が提供する。 【構成】 複数個の制御入力信号２０１がプログラム可
能マッピングアレイ２９０へ印加され、データ経路ゲー
ト動作、ラッチング又は修正のための制御機能を発生す
る。プログラム可能制御機能は、設計者に対して柔軟性
を与えており、一方固定したデータ経路論理はプログラ
ム可能アレイとは独立的である。論理アレイ及びデータ
経路論理２８０は、同一の集積回路上に形成されてお
り、従って、装置をディスクリートな構成要素を使用し
て構成した場合には必要となる入出力バッファに対する
必要性を取除いているので、装置の性能を向上させてい
る。データ経路はアレイを介して延在はしないので、そ
の性能はプログラム可能性によって影響されることはな
い。所望により、プログラム可能アレイをマスクプログ
ラム可能装置、ヒューズ型プログラム可能装置などで形
成することが可能である。
能論理装置が提供する。 【構成】 複数個の制御入力信号２０１がプログラム可
能マッピングアレイ２９０へ印加され、データ経路ゲー
ト動作、ラッチング又は修正のための制御機能を発生す
る。プログラム可能制御機能は、設計者に対して柔軟性
を与えており、一方固定したデータ経路論理はプログラ
ム可能アレイとは独立的である。論理アレイ及びデータ
経路論理２８０は、同一の集積回路上に形成されてお
り、従って、装置をディスクリートな構成要素を使用し
て構成した場合には必要となる入出力バッファに対する
必要性を取除いているので、装置の性能を向上させてい
る。データ経路はアレイを介して延在はしないので、そ
の性能はプログラム可能性によって影響されることはな
い。所望により、プログラム可能アレイをマスクプログ
ラム可能装置、ヒューズ型プログラム可能装置などで形
成することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタ及びデータ経
路制御動作におけるプログラム可能論理装置（ＰＬＤ）
に関するものである。
路制御動作におけるプログラム可能論理装置（ＰＬＤ）
に関するものである。
【０００２】
【従来の技術】プログラム可能論理装置は従来公知であ
り、概略図１に示すことが可能である。図１において、
入力バス１０１はリード１０１−１乃至１０１−Ｎ上を
複数個の入力信号を受取る。これらの入力信号は、リー
ド１０２−１乃至１０２−Ｎ及び１０３−１乃至１０３
−Ｎのそれぞれの上に真信号及び補元信号を形成するた
めに反転される。これらの真及び補元入力信号のうちの
選択したものが、ＡＮＤゲート１０４−１乃至１０４−
Ｍの入力リードへ印加される。このことは、特定のプロ
グラム可能論理装置を製造する期間中にプログラム用マ
スクを使用することにより、又はＡＮＤゲート１０４−
１乃至１０４−Ｍの入力リード間に接続を形成するため
にプログラムさせるか又はこの様な接続を回避するため
にプログラムさせないままとすることが可能な複数個の
ヒューズを持ったプログラム可能論理装置を製造するこ
とにより達成することが可能である。ＡＮＤゲート１０
４−１乃至１０４−Ｍの出力リードは、ＯＲゲート１０
５−１乃至１０５−Ｐの入力リードの選択したものへ選
択的に接続される（例えば、プログラム用マスクを使用
するか又はヒューズを使用することによって）。ＯＲゲ
ート１０５−１乃至１０５−Ｐからの出力信号は、反転
させるか又は非反転のものとすることが可能であり、そ
の結果得られる信号はプログラム可能論理装置の出力信
号として機能する。
り、概略図１に示すことが可能である。図１において、
入力バス１０１はリード１０１−１乃至１０１−Ｎ上を
複数個の入力信号を受取る。これらの入力信号は、リー
ド１０２−１乃至１０２−Ｎ及び１０３−１乃至１０３
−Ｎのそれぞれの上に真信号及び補元信号を形成するた
めに反転される。これらの真及び補元入力信号のうちの
選択したものが、ＡＮＤゲート１０４−１乃至１０４−
Ｍの入力リードへ印加される。このことは、特定のプロ
グラム可能論理装置を製造する期間中にプログラム用マ
スクを使用することにより、又はＡＮＤゲート１０４−
１乃至１０４−Ｍの入力リード間に接続を形成するため
にプログラムさせるか又はこの様な接続を回避するため
にプログラムさせないままとすることが可能な複数個の
ヒューズを持ったプログラム可能論理装置を製造するこ
とにより達成することが可能である。ＡＮＤゲート１０
４−１乃至１０４−Ｍの出力リードは、ＯＲゲート１０
５−１乃至１０５−Ｐの入力リードの選択したものへ選
択的に接続される（例えば、プログラム用マスクを使用
するか又はヒューズを使用することによって）。ＯＲゲ
ート１０５−１乃至１０５−Ｐからの出力信号は、反転
させるか又は非反転のものとすることが可能であり、そ
の結果得られる信号はプログラム可能論理装置の出力信
号として機能する。
【０００３】従来のＰＬＤの別のタイプのものにおいて
は、真及び補元入力信号及びＡＮＤゲート１０４−１乃
至１０４−Ｍの入力リードの間の接続はプログラム可能
のまま残存するが、ＡＮＤゲート１０４−１乃至１０４
−Ｍの出力リード間の接続はＯＲゲート１０５−１乃至
１０５−Ｐの入力リードへ固定したパターンで接続され
る。この別のタイプの従来のＰＬＤは可能な相互接続の
数を減少させるが、それは、一般的に、より高い性能を
与え、且つ、使用されるプログラミング技術に依存し
て、多分、所望のタスクを実施するためにより簡単にプ
ログラムすることが可能である。このタイプの従来のＰ
ＬＤの機能性は、同一のタスクを実施するために接続さ
れたディスクリートな装置と類似しているが、構成要素
は単一の集積回路として形成されるので、より良好な性
能を与える。この様な従来のＰＬＤの性能は、同様な機
能を実施するために設計され且つ製造されたカスタム集
積回路と同等なものであるが、この様なカスタム集積回
路は、ユーザがプログラム可能なものではなく且つ非常
に高価であり且つ設計に時間がかかる。
は、真及び補元入力信号及びＡＮＤゲート１０４−１乃
至１０４−Ｍの入力リードの間の接続はプログラム可能
のまま残存するが、ＡＮＤゲート１０４−１乃至１０４
−Ｍの出力リード間の接続はＯＲゲート１０５−１乃至
１０５−Ｐの入力リードへ固定したパターンで接続され
る。この別のタイプの従来のＰＬＤは可能な相互接続の
数を減少させるが、それは、一般的に、より高い性能を
与え、且つ、使用されるプログラミング技術に依存し
て、多分、所望のタスクを実施するためにより簡単にプ
ログラムすることが可能である。このタイプの従来のＰ
ＬＤの機能性は、同一のタスクを実施するために接続さ
れたディスクリートな装置と類似しているが、構成要素
は単一の集積回路として形成されるので、より良好な性
能を与える。この様な従来のＰＬＤの性能は、同様な機
能を実施するために設計され且つ製造されたカスタム集
積回路と同等なものであるが、この様なカスタム集積回
路は、ユーザがプログラム可能なものではなく且つ非常
に高価であり且つ設計に時間がかかる。
【０００４】この様な典型的な従来のプログラム可能論
理アレイは米国特許第３，９４９，３７０号に記載され
ており且つコード対制御格納アドレス変換の結果として
アドレスを供給するために使用される。アドレスデータ
は、書込み可能論理アレイを介してレジスタ内に書込ま
れる。米国特許第４，４８２，９５３号は、マイクロプ
ロセサにおいて使用されるプログラム可能論理アレイ
（ＰＬＡ）を記載している。このＰＬＡは、内部レジス
タをテストするためにマイクロコード化した命令シーケ
ンスを格納している。このＰＬＡは、レジスタに対して
専用の入力データを供給するものではなく、レジスタは
このＰＬＡを介してロードされる。
理アレイは米国特許第３，９４９，３７０号に記載され
ており且つコード対制御格納アドレス変換の結果として
アドレスを供給するために使用される。アドレスデータ
は、書込み可能論理アレイを介してレジスタ内に書込ま
れる。米国特許第４，４８２，９５３号は、マイクロプ
ロセサにおいて使用されるプログラム可能論理アレイ
（ＰＬＡ）を記載している。このＰＬＡは、内部レジス
タをテストするためにマイクロコード化した命令シーケ
ンスを格納している。このＰＬＡは、レジスタに対して
専用の入力データを供給するものではなく、レジスタは
このＰＬＡを介してロードされる。
【０００５】米国特許第４，６４１，２７８号は、レジ
スタファイル内に設けられた特別の機能回路を制御する
レジスタ選択回路を記載している。この選択回路は固定
されており、且つプログラム可能（書込み可能）なもの
ではなく、且つアレイ状に配列されているものではな
い。米国特許第４，８０３，６２２号は、バスシーケン
サの動作を画定するサービステーブルを制御するプログ
ラムを格納するためにＰＬＡを使用することを記載して
いる。しかしながら、このＰＬＡは、制御又はデコード
回路用のレジスタファイルを有するものではない。米国
特許第４，８２９，４２５号は、上述した米国特許第
４，８０３，６２２号において記載されるものと類似し
たＰＬＡバスシーケンサを使用することを記載してい
る。
スタファイル内に設けられた特別の機能回路を制御する
レジスタ選択回路を記載している。この選択回路は固定
されており、且つプログラム可能（書込み可能）なもの
ではなく、且つアレイ状に配列されているものではな
い。米国特許第４，８０３，６２２号は、バスシーケン
サの動作を画定するサービステーブルを制御するプログ
ラムを格納するためにＰＬＡを使用することを記載して
いる。しかしながら、このＰＬＡは、制御又はデコード
回路用のレジスタファイルを有するものではない。米国
特許第４，８２９，４２５号は、上述した米国特許第
４，８０３，６２２号において記載されるものと類似し
たＰＬＡバスシーケンサを使用することを記載してい
る。
【０００６】
【課題を解決するための手段】本発明によれば、新規な
アーキテクチャを持ったプログラム可能論理装置が提供
される。本発明によれば、複数個の制御入力信号がプロ
グラム可能論理アレイへ印加されて、データ経路ゲート
動作、ラッチング又は修正のための制御機能を発生す
る。プログラム可能制御機能は、設計者に対して柔軟性
を与えており、一方固定したデータ経路論理はプログラ
ム可能アレイと独立的な高い性能を提供している。この
制御機能は、更に、従来のＰＬＡに関連して公知な如
く、固定型デコード機能、ラッチ型出力などを包含する
ことが可能である。論理アレイ及びデータ経路論理は、
同一の集積回路上において製造され、従って、ディスク
リート即ち個別的な構成要素を使用して装置が構成され
る場合には、必要とされる入出力バッファに対する必要
性を取除いている。このことは、装置の性能を向上させ
ている。データ経路はアレイを介して延びるものではな
いので、その性能はプログラム可能性によって影響を受
けることはない。所望により、プログラム可能アレイ
は、マスクプログラム可能装置、ヒューズ型プログラム
可能装置、又は、例えばＲＡＭセルを使用するレジスタ
をベースとした回路から形成することが可能である。
アーキテクチャを持ったプログラム可能論理装置が提供
される。本発明によれば、複数個の制御入力信号がプロ
グラム可能論理アレイへ印加されて、データ経路ゲート
動作、ラッチング又は修正のための制御機能を発生す
る。プログラム可能制御機能は、設計者に対して柔軟性
を与えており、一方固定したデータ経路論理はプログラ
ム可能アレイと独立的な高い性能を提供している。この
制御機能は、更に、従来のＰＬＡに関連して公知な如
く、固定型デコード機能、ラッチ型出力などを包含する
ことが可能である。論理アレイ及びデータ経路論理は、
同一の集積回路上において製造され、従って、ディスク
リート即ち個別的な構成要素を使用して装置が構成され
る場合には、必要とされる入出力バッファに対する必要
性を取除いている。このことは、装置の性能を向上させ
ている。データ経路はアレイを介して延びるものではな
いので、その性能はプログラム可能性によって影響を受
けることはない。所望により、プログラム可能アレイ
は、マスクプログラム可能装置、ヒューズ型プログラム
可能装置、又は、例えばＲＡＭセルを使用するレジスタ
をベースとした回路から形成することが可能である。
【０００７】本発明の１実施形態においては、一つの制
御機能が、一つの格納要素に対するラッチ又は書込みイ
ネーブルを形成し、一方別のものがその格納要素に対す
る読取りイネーブルを形成する出力をゲート動作する。
該ラッチはレベル又はエッジ感応性とすることが可能で
あり、且つ該ゲートは伝達ゲート又は論理ゲートとする
ことが可能である。別の実施例においては、複数個の格
納要素が同一の制御機能を共用し、「データ経路」を横
断してＸビットレジスタを形成している。別の実施例に
おいては、複数個の制御機能が同一のデータ入力及び出
力を共用する複数個の格納要素をイネーブルし、Ｙ個の
格納要素のファイルを形成している。別の実施例におい
ては、データ経路を横断してのＸビットレジスタ及びＹ
個の格納要素からなるファイルの両方を使用して、Ｙ個
のＸビット格納要素からなるファイルを形成し、単一ポ
ートのレジスタファイルとして機能する。別の実施例と
しては、Ｚポートレジスタを形成する同一の格納要素に
対して独立の入力及び出力をイネーブルさせる複数個の
制御機能を有している。別の実施例は、格納要素を、そ
の入力として入力データ及び制御関数を及びその出力と
して出力データをとる簡単な組合わせ論理機能で置換し
ている。これは、例えば、「マスク」又は「ルーチング
（経路付け）」（マルチプレクス動作）機能を形成する
ために使用される。別の実施例は、格納要素を、演算
（計算、シフト、加算など）機能を発生するために他の
要素からの入力又は出力データを入力データ及び制御機
能と結合させるより複雑な論理で置換させる。既存の機
能を修正するために付加的な制御機能を使用することが
可能であり、且つ複雑な機能を与えるために複数個の論
理要素をカスケード又はその他の任意の態様で結合させ
ることが可能である。
御機能が、一つの格納要素に対するラッチ又は書込みイ
ネーブルを形成し、一方別のものがその格納要素に対す
る読取りイネーブルを形成する出力をゲート動作する。
該ラッチはレベル又はエッジ感応性とすることが可能で
あり、且つ該ゲートは伝達ゲート又は論理ゲートとする
ことが可能である。別の実施例においては、複数個の格
納要素が同一の制御機能を共用し、「データ経路」を横
断してＸビットレジスタを形成している。別の実施例に
おいては、複数個の制御機能が同一のデータ入力及び出
力を共用する複数個の格納要素をイネーブルし、Ｙ個の
格納要素のファイルを形成している。別の実施例におい
ては、データ経路を横断してのＸビットレジスタ及びＹ
個の格納要素からなるファイルの両方を使用して、Ｙ個
のＸビット格納要素からなるファイルを形成し、単一ポ
ートのレジスタファイルとして機能する。別の実施例と
しては、Ｚポートレジスタを形成する同一の格納要素に
対して独立の入力及び出力をイネーブルさせる複数個の
制御機能を有している。別の実施例は、格納要素を、そ
の入力として入力データ及び制御関数を及びその出力と
して出力データをとる簡単な組合わせ論理機能で置換し
ている。これは、例えば、「マスク」又は「ルーチング
（経路付け）」（マルチプレクス動作）機能を形成する
ために使用される。別の実施例は、格納要素を、演算
（計算、シフト、加算など）機能を発生するために他の
要素からの入力又は出力データを入力データ及び制御機
能と結合させるより複雑な論理で置換させる。既存の機
能を修正するために付加的な制御機能を使用することが
可能であり、且つ複雑な機能を与えるために複数個の論
理要素をカスケード又はその他の任意の態様で結合させ
ることが可能である。
【０００８】
【実施例】単一ポートレジスタ 図２は、単一ポートレジスタとして構成した場合の本発
明の一実施例に基づいて構成したＰＬＤの概略図であ
る。複数個の制御入力信号が制御入力リード２０１−１
乃至２０１−Ｎへ印加される。これらの入力信号は、そ
れぞれ、リード２０３−１乃至２０３−Ｎ及び２０４−
１乃至２０４−Ｎ上に真及び補元制御入力信号を与える
ために、バッファ２０２−１乃至２０２−Ｎによってバ
ッファされる。
明の一実施例に基づいて構成したＰＬＤの概略図であ
る。複数個の制御入力信号が制御入力リード２０１−１
乃至２０１−Ｎへ印加される。これらの入力信号は、そ
れぞれ、リード２０３−１乃至２０３−Ｎ及び２０４−
１乃至２０４−Ｎ上に真及び補元制御入力信号を与える
ために、バッファ２０２−１乃至２０２−Ｎによってバ
ッファされる。
【０００９】複数個のＡＮＤゲート２０７−１乃至２０
７−Ｍは、リード２０３−１乃至２０３−Ｎ及び２０４
−１乃至２０４−Ｎ上に得られる選択した組の真及び補
元入力信号に関する論理操作から得られる信号を与える
ために使用される。各ＡＮＤゲート２０７−１乃至２０
７−Ｍは、入力バス２０５−１乃至２０５−Ｍを有する
ものとして示してある。当業者にとって容易に理解され
る如く、この図面は、各ＡＮＤゲートに対する複数個の
入力信号を示しており、且つユーザがリード２０３−１
乃至２０３−Ｎ及び２０４−１乃至２０４−Ｎの所望の
一つへ各入力リードを接続させることの可能性を示して
いる。従って、各ＡＮＤゲート２０７−１乃至２０７−
Ｍは、この様な各ＡＮＤゲートと関連する入力リードの
数に依存して、制御入力信号の真及び補元のものの任意
の組合わせに関する論理的ＡＮＤ機能を実行することが
可能である。ＡＮＤゲート２０７−１乃至２０７−Ｍか
らの出力信号は、ＯＲゲート２０９の入力リードへ印加
され、該ゲートの出力信号は、本実施例においては、リ
ード２１１上に与えられる書込みイネーブル信号として
作用する。所望により、ＯＲゲート２０９は、例えば、
マスクプログラム可能回路、ヒューズプログラム可能回
路、又はレジスタをベースとしたアレイを使用してプロ
グラムすることが可能である。書込みイネーブル信号
は、レジスタ２１３のゲート動作用入力リードへ印加さ
れ、該レジスタはレジスタビット２１３−１乃至２１３
−Ｐを有している。レジスタビット２１３−１乃至２１
３−Ｐのデータ入力リードは、それぞれ、データ入力リ
ード２１４−１乃至２１４−Ｐへ接続されている。
７−Ｍは、リード２０３−１乃至２０３−Ｎ及び２０４
−１乃至２０４−Ｎ上に得られる選択した組の真及び補
元入力信号に関する論理操作から得られる信号を与える
ために使用される。各ＡＮＤゲート２０７−１乃至２０
７−Ｍは、入力バス２０５−１乃至２０５−Ｍを有する
ものとして示してある。当業者にとって容易に理解され
る如く、この図面は、各ＡＮＤゲートに対する複数個の
入力信号を示しており、且つユーザがリード２０３−１
乃至２０３−Ｎ及び２０４−１乃至２０４−Ｎの所望の
一つへ各入力リードを接続させることの可能性を示して
いる。従って、各ＡＮＤゲート２０７−１乃至２０７−
Ｍは、この様な各ＡＮＤゲートと関連する入力リードの
数に依存して、制御入力信号の真及び補元のものの任意
の組合わせに関する論理的ＡＮＤ機能を実行することが
可能である。ＡＮＤゲート２０７−１乃至２０７−Ｍか
らの出力信号は、ＯＲゲート２０９の入力リードへ印加
され、該ゲートの出力信号は、本実施例においては、リ
ード２１１上に与えられる書込みイネーブル信号として
作用する。所望により、ＯＲゲート２０９は、例えば、
マスクプログラム可能回路、ヒューズプログラム可能回
路、又はレジスタをベースとしたアレイを使用してプロ
グラムすることが可能である。書込みイネーブル信号
は、レジスタ２１３のゲート動作用入力リードへ印加さ
れ、該レジスタはレジスタビット２１３−１乃至２１３
−Ｐを有している。レジスタビット２１３−１乃至２１
３−Ｐのデータ入力リードは、それぞれ、データ入力リ
ード２１４−１乃至２１４−Ｐへ接続されている。
【００１０】この様に、レジスタビット２１３−１乃至
２１３−Ｐは、データ入力経路を遅延させることなし
に、入力リード２０１−１乃至２０１−Ｍを制御するた
めに印加された制御入力信号によって発生される書込み
イネーブル信号の制御によって、それぞれ、リード２１
４−１乃至２１４−Ｐからの入力データをロードする。
書込みイネーブル信号２１１は、ＡＮＤゲート２０７−
１乃至２０７−Ｍの特定のプログラミングの結果として
発生されるので、制御入力データの関数として書込みイ
ネーブル信号を発生する能力において大きな柔軟性が与
えられている。重要なことであるが、レジスタビット２
１３−１乃至２１３−Ｐは、所望により、レベル感応性
又はエッジトリガ型か、同期型又は非同期型とすること
が可能である。入力データがレジスタビット２１３−１
乃至２１３−Ｐ内にロードされると、新たなデータがロ
ードされる時間まで、それは、レジスタビットのデータ
出力リード上に与えられる。この格納されたデータは、
他の回路への印加のため、又は他の集積回路へ出力され
るべき読取り動作期間中に使用することが可能である。
２１３−Ｐは、データ入力経路を遅延させることなし
に、入力リード２０１−１乃至２０１−Ｍを制御するた
めに印加された制御入力信号によって発生される書込み
イネーブル信号の制御によって、それぞれ、リード２１
４−１乃至２１４−Ｐからの入力データをロードする。
書込みイネーブル信号２１１は、ＡＮＤゲート２０７−
１乃至２０７−Ｍの特定のプログラミングの結果として
発生されるので、制御入力データの関数として書込みイ
ネーブル信号を発生する能力において大きな柔軟性が与
えられている。重要なことであるが、レジスタビット２
１３−１乃至２１３−Ｐは、所望により、レベル感応性
又はエッジトリガ型か、同期型又は非同期型とすること
が可能である。入力データがレジスタビット２１３−１
乃至２１３−Ｐ内にロードされると、新たなデータがロ
ードされる時間まで、それは、レジスタビットのデータ
出力リード上に与えられる。この格納されたデータは、
他の回路への印加のため、又は他の集積回路へ出力され
るべき読取り動作期間中に使用することが可能である。
【００１１】一方、図２の実施例に示した如く、レジス
タビット２１３−１乃至２１３−Ｐから出力リード２１
７−１乃至２１７−Ｐヘの出力データをマスクするため
に、読取りイネーブル回路が設けられている。図２の実
施例においては、この読取りイネーブル回路は、単に、
複数個のＡＮＤゲート２１６−１乃至２１６−Ｐであ
り、その各々は、レジスタビット２１３−１乃至２１３
−Ｐの関連する一つのデータ出力リードへ接続されてい
る一つの入力リードを有すると共に、読取りイネーブル
リード２１２へ接続された第二入力リードを有してお
り、その出力リードはデータ出力バスの出力リード２１
７−１乃至２１７−Ｐの一つとして作用する。この読取
りイネーブル信号は、書込みイネーブル信号と同様の態
様で発生されるが、当然、読取りイネーブル信号を発生
するために異なった組のプログラミング基準が使用され
る。
タビット２１３−１乃至２１３−Ｐから出力リード２１
７−１乃至２１７−Ｐヘの出力データをマスクするため
に、読取りイネーブル回路が設けられている。図２の実
施例においては、この読取りイネーブル回路は、単に、
複数個のＡＮＤゲート２１６−１乃至２１６−Ｐであ
り、その各々は、レジスタビット２１３−１乃至２１３
−Ｐの関連する一つのデータ出力リードへ接続されてい
る一つの入力リードを有すると共に、読取りイネーブル
リード２１２へ接続された第二入力リードを有してお
り、その出力リードはデータ出力バスの出力リード２１
７−１乃至２１７−Ｐの一つとして作用する。この読取
りイネーブル信号は、書込みイネーブル信号と同様の態
様で発生されるが、当然、読取りイネーブル信号を発生
するために異なった組のプログラミング基準が使用され
る。
【００１２】本発明の別の実施例においては、図３に示
した如く、ＮＡＮＤゲート２１６−１乃至２１６−Ｐが
伝達ゲートで置換される。該伝達ゲートは、例えば、そ
のゲートを読取りイネーブルラインへ接続し、且つその
ソースリードをそれと関連するレジスタビットのデータ
出力リードへ接続し且つそのドレインリードをデータ出
力バスへ接続したＭＯＳトランジスタを有することが可
能である。図２の実施例は、複数個のレジスタビット２
１３−１乃至２１３−Ｐへ印加するために書込みイネー
ブルリード２１１上に供給される単一の書込みイネーブ
ル信号を示しているが、本発明の別の実施例において
は、レジスタビット２１３−１乃至２１３−Ｐの異なっ
たもの又は異なったサブセット（副組）へ印加するため
に複数個の書込みイネーブル信号が発生される。この様
に、より大きな柔軟性が与えられており、何時データが
種々のレジスタビット内にラッチされるべきかを決定す
るために多数の異なったプログラム可能制御機能を使用
することが可能である。同様に、図２の実施例は、単一
の読取りイネーブル信号が読取りイネーブルライン２１
２上で使用可能とされることを示しているが、本発明の
別の実施例においては、複数個の読取りイネーブル信号
が同様の態様で供給され、データ出力マスク２１６−１
乃至２１６−Ｐの異なったもの又は異なったサブセット
に対して異なった読取りイネーブル信号が印加されるこ
とを可能とするために、多数の異なったプログラム可能
制御機能を与えている。
した如く、ＮＡＮＤゲート２１６−１乃至２１６−Ｐが
伝達ゲートで置換される。該伝達ゲートは、例えば、そ
のゲートを読取りイネーブルラインへ接続し、且つその
ソースリードをそれと関連するレジスタビットのデータ
出力リードへ接続し且つそのドレインリードをデータ出
力バスへ接続したＭＯＳトランジスタを有することが可
能である。図２の実施例は、複数個のレジスタビット２
１３−１乃至２１３−Ｐへ印加するために書込みイネー
ブルリード２１１上に供給される単一の書込みイネーブ
ル信号を示しているが、本発明の別の実施例において
は、レジスタビット２１３−１乃至２１３−Ｐの異なっ
たもの又は異なったサブセット（副組）へ印加するため
に複数個の書込みイネーブル信号が発生される。この様
に、より大きな柔軟性が与えられており、何時データが
種々のレジスタビット内にラッチされるべきかを決定す
るために多数の異なったプログラム可能制御機能を使用
することが可能である。同様に、図２の実施例は、単一
の読取りイネーブル信号が読取りイネーブルライン２１
２上で使用可能とされることを示しているが、本発明の
別の実施例においては、複数個の読取りイネーブル信号
が同様の態様で供給され、データ出力マスク２１６−１
乃至２１６−Ｐの異なったもの又は異なったサブセット
に対して異なった読取りイネーブル信号が印加されるこ
とを可能とするために、多数の異なったプログラム可能
制御機能を与えている。
【００１３】本発明の別の実施例においては、レジスタ
ビット２１３−１乃至２１３−Ｐと関連して一つ又はそ
れ以上の書込みイネーブル信号が使用されるか否かとい
うことに拘らず、レジスタビット２１３−１乃至２１３
−Ｐの選択したものへ印加するために書込みイネーブル
信号を選択的にマスクするために複数個の書込みイネー
ブルマスク用回路２１５−１乃至２１５−Ｐが使用され
ている。本発明の一実施例においては、各書込みイネー
ブルマスク回路２１５−１乃至２１５−Ｐが、出力マス
ク回路２１６−１乃至２１６−Ｐと同様に、ＡＮＤゲー
トとして形成されており、且つ書込みイネーブルマスキ
ング回路２１５−１乃至２１５−Ｐの全て、個別的なも
の又は特定のサブセットを制御するための一つ又はそれ
以上の書込みイネーブルマスキング信号を供給するため
に、付加的なアレイ要素がアレイ１９０内に設けられて
いる。
ビット２１３−１乃至２１３−Ｐと関連して一つ又はそ
れ以上の書込みイネーブル信号が使用されるか否かとい
うことに拘らず、レジスタビット２１３−１乃至２１３
−Ｐの選択したものへ印加するために書込みイネーブル
信号を選択的にマスクするために複数個の書込みイネー
ブルマスク用回路２１５−１乃至２１５−Ｐが使用され
ている。本発明の一実施例においては、各書込みイネー
ブルマスク回路２１５−１乃至２１５−Ｐが、出力マス
ク回路２１６−１乃至２１６−Ｐと同様に、ＡＮＤゲー
トとして形成されており、且つ書込みイネーブルマスキ
ング回路２１５−１乃至２１５−Ｐの全て、個別的なも
の又は特定のサブセットを制御するための一つ又はそれ
以上の書込みイネーブルマスキング信号を供給するため
に、付加的なアレイ要素がアレイ１９０内に設けられて
いる。
【００１４】本発明の別の実施例においては、書込みイ
ネーブルマスキング回路２１５−１乃至２１５−Ｐが制
御されて、三つの可能な状態の一つを与える。即ち、第
一の状態は、不変のレジスタビットに関連する書込みイ
ネーブル信号をパスさせる。第二の状態は、レジスタが
書込みイネーブル状態とされることがないようにレジス
タビットに関連する書込みイネーブル信号をマスクす
る。第三の状態は、アレイ１９０によって発生された書
込みイネーブル信号の状態に拘らず、関連するレジスタ
ビットへ書込みイネーブル信号を供給し、その際にトラ
ンスペアレントなバッファを与える。
ネーブルマスキング回路２１５−１乃至２１５−Ｐが制
御されて、三つの可能な状態の一つを与える。即ち、第
一の状態は、不変のレジスタビットに関連する書込みイ
ネーブル信号をパスさせる。第二の状態は、レジスタが
書込みイネーブル状態とされることがないようにレジス
タビットに関連する書込みイネーブル信号をマスクす
る。第三の状態は、アレイ１９０によって発生された書
込みイネーブル信号の状態に拘らず、関連するレジスタ
ビットへ書込みイネーブル信号を供給し、その際にトラ
ンスペアレントなバッファを与える。
【００１５】図４は、図２の回路の別の実施例を示して
おり、それは、リード２２７−１上を書込みイネーブル
ゲート動作信号を受取る書込みゲート２２７を有してい
る。これは、レジスタビット２１３−１乃至２１３−Ｐ
の選択的な書込みイネーブルを可能とすべく作用する。
同様に、読取りイネーブルゲート２２８は、読取りイネ
ーブルゲート動作信号をリード２２８−１上で受取り、
レジスタビット２１３−１乃至２１３−Ｐの選択的読取
りイネーブルを可能とする。当然、書込みイネーブルゲ
ート２２７及び読取りイネーブルゲート２２８の何れか
一方又は両方を使用することが可能である。更に、それ
ぞれ、副回路２９８及び２９９によって実行される書込
みイネーブル及び読取りイネーブル機能の何れか一方又
は両方を、読取りイネーブル及び書込みイネーブル信号
を発生するための任意の所望数の入力信号を包含するよ
り複雑な論理を使用して実現することが可能である。
おり、それは、リード２２７−１上を書込みイネーブル
ゲート動作信号を受取る書込みゲート２２７を有してい
る。これは、レジスタビット２１３−１乃至２１３−Ｐ
の選択的な書込みイネーブルを可能とすべく作用する。
同様に、読取りイネーブルゲート２２８は、読取りイネ
ーブルゲート動作信号をリード２２８−１上で受取り、
レジスタビット２１３−１乃至２１３−Ｐの選択的読取
りイネーブルを可能とする。当然、書込みイネーブルゲ
ート２２７及び読取りイネーブルゲート２２８の何れか
一方又は両方を使用することが可能である。更に、それ
ぞれ、副回路２９８及び２９９によって実行される書込
みイネーブル及び読取りイネーブル機能の何れか一方又
は両方を、読取りイネーブル及び書込みイネーブル信号
を発生するための任意の所望数の入力信号を包含するよ
り複雑な論理を使用して実現することが可能である。
【００１６】図５は、図２の回路の別の実施例を示して
おり、それは、書込みイネーブルラッチ２３７を有して
おり、該ラッチ２３７は、レジスタビット２１３−１乃
至２１３−Ｐが書込みイネーブル状態とされるべきか否
かを画定する制御信号アレイ２９０からの読取りイネー
ブルビットをラッチするために、リード２３７−１上の
書込みクロック信号を受取る。同様に、読取りイネーブ
ルラッチ２３８は、リード２３８−１上の読取りイネー
ブルクロック信号を受取り、且つレジスタビット２１３
−１乃至２１３−Ｐが読取りイネーブル状態とされるべ
きか否かを表わす制御信号アレイ２９０からの書込みイ
ネーブルビットをラッチすべく作用する。当然、書込み
イネーブルラッチ２３７及び読取りイネーブルラッチ２
３８の何れか一方又は両方を使用することが可能であ
る。更に、書込みイネーブル及び読取りイネーブルラッ
チの使用は、それぞれ副回路２９５及び２９６によって
実施される任意の所望のタイプの読取りイネーブル及び
書込みイネーブル機能を与えるために、付加的な論理と
結合させることが可能である。マルチポートレジスタ 図６は、本発明の一実施例に基づいて構成されたマルチ
ポートレジスタの概略図である。図６のマルチポートレ
ジスタは、制御信号アレイ３９０を有しており、該アレ
イ３９０は、複数個の制御入力信号を受取り、且つそれ
に応答して複数個の制御出力信号を供給するようにプロ
グラムされている。図６に示した如く、制御信号アレイ
３９０は、制御バス３１５上に出力信号を供給し、それ
は以下の如き制御信号を包含している。
おり、それは、書込みイネーブルラッチ２３７を有して
おり、該ラッチ２３７は、レジスタビット２１３−１乃
至２１３−Ｐが書込みイネーブル状態とされるべきか否
かを画定する制御信号アレイ２９０からの読取りイネー
ブルビットをラッチするために、リード２３７−１上の
書込みクロック信号を受取る。同様に、読取りイネーブ
ルラッチ２３８は、リード２３８−１上の読取りイネー
ブルクロック信号を受取り、且つレジスタビット２１３
−１乃至２１３−Ｐが読取りイネーブル状態とされるべ
きか否かを表わす制御信号アレイ２９０からの書込みイ
ネーブルビットをラッチすべく作用する。当然、書込み
イネーブルラッチ２３７及び読取りイネーブルラッチ２
３８の何れか一方又は両方を使用することが可能であ
る。更に、書込みイネーブル及び読取りイネーブルラッ
チの使用は、それぞれ副回路２９５及び２９６によって
実施される任意の所望のタイプの読取りイネーブル及び
書込みイネーブル機能を与えるために、付加的な論理と
結合させることが可能である。マルチポートレジスタ 図６は、本発明の一実施例に基づいて構成されたマルチ
ポートレジスタの概略図である。図６のマルチポートレ
ジスタは、制御信号アレイ３９０を有しており、該アレ
イ３９０は、複数個の制御入力信号を受取り、且つそれ
に応答して複数個の制御出力信号を供給するようにプロ
グラムされている。図６に示した如く、制御信号アレイ
３９０は、制御バス３１５上に出力信号を供給し、それ
は以下の如き制御信号を包含している。
【００１７】 レジスタ書込みイネーブルＡ（ＷＥ Ａ） レジスタ書込みイネーブルＢ（ＷＥ Ｂ） レジスタ読取りイネーブルＡ（ＲＥ Ａ） レジスタ読取りイネーブルＢ（ＲＥ Ｂ） 従って、図６の実施例は、二重ポートレジスタであっ
て、それは、入力ポートＡ、出力ポートＡ、入力ポート
Ｂ、出力ポートＢを有しており、各入力及び出力ポート
は、それぞれ、Ｐ入力又は出力リードを有している。
て、それは、入力ポートＡ、出力ポートＡ、入力ポート
Ｂ、出力ポートＢを有しており、各入力及び出力ポート
は、それぞれ、Ｐ入力又は出力リードを有している。
【００１８】図６の実施例は、レジスタ３１３を有して
おり、該レジスタ３１３は、Ｐビット幅であり且つレジ
スタビット３１３−１乃至３１３−Ｐを有しており、そ
の各々は入力ポートＡからの対応する入力データ信号
（ＤＡ）及び入力ポートＢからの対応する入力データ信
号（ＤＢ）を受取る。各レジスタビット３１３−１乃至
３１３−Ｐも、制御信号アレイ３９０からの書込みレジ
スタＡイネーブル（ＷＥＡ）信号を受取るイネーブル入
力Ａ（ＧＡ）を有すると共に、制御信号アレイ３９０か
らの書込みレジスタＢイネーブル（ＷＥ Ｂ）信号を受
取るイネーブル入力Ｂ（ＧＢ）を有している。レジスタ
３１３−１乃至３１３−Ｐは、更に、Ｑ出力リードを有
しており、該Ｑ出力リードは、制御信号アレイ３９０か
ら、それぞれ、読取りレジスタＡイネーブル（ＲＥ
Ａ）及び読取りレジスタＢ（ＲＥＢ）イネーブル信号を
受取る読取りＡイネーブル回路３３３−１ａ乃至３３３
−Ｐａ及び読取りＰイネーブル回路３３３−１ｂ乃至３
３３−Ｐｂによって選択されて、そのレジスタビットと
関連するＡ及びＢ出力リードの選択した一つへデータ出
力信号を供給する。
おり、該レジスタ３１３は、Ｐビット幅であり且つレジ
スタビット３１３−１乃至３１３−Ｐを有しており、そ
の各々は入力ポートＡからの対応する入力データ信号
（ＤＡ）及び入力ポートＢからの対応する入力データ信
号（ＤＢ）を受取る。各レジスタビット３１３−１乃至
３１３−Ｐも、制御信号アレイ３９０からの書込みレジ
スタＡイネーブル（ＷＥＡ）信号を受取るイネーブル入
力Ａ（ＧＡ）を有すると共に、制御信号アレイ３９０か
らの書込みレジスタＢイネーブル（ＷＥ Ｂ）信号を受
取るイネーブル入力Ｂ（ＧＢ）を有している。レジスタ
３１３−１乃至３１３−Ｐは、更に、Ｑ出力リードを有
しており、該Ｑ出力リードは、制御信号アレイ３９０か
ら、それぞれ、読取りレジスタＡイネーブル（ＲＥ
Ａ）及び読取りレジスタＢ（ＲＥＢ）イネーブル信号を
受取る読取りＡイネーブル回路３３３−１ａ乃至３３３
−Ｐａ及び読取りＰイネーブル回路３３３−１ｂ乃至３
３３−Ｐｂによって選択されて、そのレジスタビットと
関連するＡ及びＢ出力リードの選択した一つへデータ出
力信号を供給する。
【００１９】当然に、当業者によって容易に理解される
如く、図６のマルチポートレジスタは、任意の数のポー
トを与えるために同様の適用性を持って拡張させること
が可能である。書込みポートの数及び読取りポートの数
は等しいものである必要はない。更に、例えば、図７の
実施例に示した如く、複数個の伝達ゲートを使用するこ
とによって、読取りイネーブル回路３３３を他の態様で
実現することも可能である。本発明に基づいて構成され
た任意の数の単一ポート具体例、又は本発明に基づいて
構成された種々のタイプの単一ポート具体例の組合わせ
を、適宜結合させて、複数個の読取り及び／又は書込み
ポートを有する装置を形成することが可能である。マルチポートレジスタファイル 図８は、マルチポートレジスタファイル、即ち複数個の
入力及び出力ポート及び各々がＰビット幅であり且つ制
御信号アレイ４９０から独立的な読取り及び書込みイネ
ーブル制御信号を受取る複数個のレジスタを有する回路
である本発明の一実施例を概略示している。図８のマル
チポートレジスタは、複数個の制御入力信号を受取り且
つそれに応答して複数個の制御出力信号を供給すべくプ
ログラムされている制御信号アレイ４９０を有してい
る。図８に示した如く、制御信号アレイ４９０は、制御
バス４１５上に出力信号を供給し、それはレジスタ０及
びレジスタ１の両方に対し以下の如き制御信号を有して
いる。
如く、図６のマルチポートレジスタは、任意の数のポー
トを与えるために同様の適用性を持って拡張させること
が可能である。書込みポートの数及び読取りポートの数
は等しいものである必要はない。更に、例えば、図７の
実施例に示した如く、複数個の伝達ゲートを使用するこ
とによって、読取りイネーブル回路３３３を他の態様で
実現することも可能である。本発明に基づいて構成され
た任意の数の単一ポート具体例、又は本発明に基づいて
構成された種々のタイプの単一ポート具体例の組合わせ
を、適宜結合させて、複数個の読取り及び／又は書込み
ポートを有する装置を形成することが可能である。マルチポートレジスタファイル 図８は、マルチポートレジスタファイル、即ち複数個の
入力及び出力ポート及び各々がＰビット幅であり且つ制
御信号アレイ４９０から独立的な読取り及び書込みイネ
ーブル制御信号を受取る複数個のレジスタを有する回路
である本発明の一実施例を概略示している。図８のマル
チポートレジスタは、複数個の制御入力信号を受取り且
つそれに応答して複数個の制御出力信号を供給すべくプ
ログラムされている制御信号アレイ４９０を有してい
る。図８に示した如く、制御信号アレイ４９０は、制御
バス４１５上に出力信号を供給し、それはレジスタ０及
びレジスタ１の両方に対し以下の如き制御信号を有して
いる。
【００２０】 レジスタ書込みイネーブルＡ（ＷＥ Ａ） レジスタ書込みイネーブルＢ（ＷＥ Ｂ） レジスタ読取りイネーブルＡ（ＲＥ Ａ） レジスタ読取りイネーブルＢ（ＲＥ Ｂ） 従って、図８の実施例は、２個のＰビット二重ポートレ
ジスタを与えており、その各レジスタは、入力ポート
Ａ、出力ポートＡ、入力ポートＢ、出力ポートＢを有し
ており、各入力及び出力ポートは、それぞれ、Ｐ入力又
は出力リードを有している。
ジスタを与えており、その各レジスタは、入力ポート
Ａ、出力ポートＡ、入力ポートＢ、出力ポートＢを有し
ており、各入力及び出力ポートは、それぞれ、Ｐ入力又
は出力リードを有している。
【００２１】図８の実施例は、レジスタ４１３を有して
おり、レジスタ４１３はＰビット幅であり且つ各々が入
力ポートＡから対応する入力データ信号（ＤＡ）を受取
り且つ入力ポートＢから対応する入力データ信号（Ｄ
Ｂ）を受取るレジスタビット４１３−１乃至４１３−Ｐ
を有している。各レジスタビット４１３−１乃至４１３
−Ｐは、更に、制御信号アレイ４９０から書込みレジス
タＡイネーブル（ＷＥＡ）信号を受取るイネーブル入力
Ａ（ＧＡ）を有すると共に、制御信号アレイ４９０から
書込みレジスタＢイネーブル（ＷＥ Ｂ）信号を受取る
イネーブル入力Ｂ（ＧＢ）を有している。レジスタ４１
３−１乃至４１３−Ｐは、更に、制御信号アレイ４９０
から、それぞれ、読取りレジスタＡイネーブル（ＲＥ
Ａ）及び読取りレジスタＢ（ＲＥ Ｂ）イネーブル信号
を受取る読取りＡイネーブル回路４３３−１ａ乃至４３
３−Ｐａ及び読取りＢイネーブル回路４３３−１ｂ乃至
４３３−Ｐｂによって選択されて、そのレジスタビット
と関連するＡ及びＢ出力リードの選択した一つへデータ
出力信号を供給するＱ出力リードを有している。レジス
タ４１４は、レジスタ４１３と同様の態様で動作する。
おり、レジスタ４１３はＰビット幅であり且つ各々が入
力ポートＡから対応する入力データ信号（ＤＡ）を受取
り且つ入力ポートＢから対応する入力データ信号（Ｄ
Ｂ）を受取るレジスタビット４１３−１乃至４１３−Ｐ
を有している。各レジスタビット４１３−１乃至４１３
−Ｐは、更に、制御信号アレイ４９０から書込みレジス
タＡイネーブル（ＷＥＡ）信号を受取るイネーブル入力
Ａ（ＧＡ）を有すると共に、制御信号アレイ４９０から
書込みレジスタＢイネーブル（ＷＥ Ｂ）信号を受取る
イネーブル入力Ｂ（ＧＢ）を有している。レジスタ４１
３−１乃至４１３−Ｐは、更に、制御信号アレイ４９０
から、それぞれ、読取りレジスタＡイネーブル（ＲＥ
Ａ）及び読取りレジスタＢ（ＲＥ Ｂ）イネーブル信号
を受取る読取りＡイネーブル回路４３３−１ａ乃至４３
３−Ｐａ及び読取りＢイネーブル回路４３３−１ｂ乃至
４３３−Ｐｂによって選択されて、そのレジスタビット
と関連するＡ及びＢ出力リードの選択した一つへデータ
出力信号を供給するＱ出力リードを有している。レジス
タ４１４は、レジスタ４１３と同様の態様で動作する。
【００２２】図８に示した二重ポート実施例において
は、レジスタ４１３の選択した出力ポートからの出力信
号が、ＯＲゲート４１５−１ａ乃至４１５−Ｐａ及び４
１５−１ｂ乃至４１５−Ｐｂによって、レジスタ４１４
からの選択した出力信号とＯＲ処理される。本発明の別
の実施例においては、ＯＲゲートアレイ４１５が、図９
に示した如く、複数個の伝達ゲートで置換されており、
各出力データバスに対して印加するために適宜のデータ
を選択する。本発明の別の実施例（不図示）において
は、レジスタ４１３及び４１４からの出力信号が別々の
出力リードへ印加される。更に別の態様においては、例
えば、マルチプレクサを使用することによって、出力信
号を任意のその他の所望の態様で選択することが可能で
ある。
は、レジスタ４１３の選択した出力ポートからの出力信
号が、ＯＲゲート４１５−１ａ乃至４１５−Ｐａ及び４
１５−１ｂ乃至４１５−Ｐｂによって、レジスタ４１４
からの選択した出力信号とＯＲ処理される。本発明の別
の実施例においては、ＯＲゲートアレイ４１５が、図９
に示した如く、複数個の伝達ゲートで置換されており、
各出力データバスに対して印加するために適宜のデータ
を選択する。本発明の別の実施例（不図示）において
は、レジスタ４１３及び４１４からの出力信号が別々の
出力リードへ印加される。更に別の態様においては、例
えば、マルチプレクサを使用することによって、出力信
号を任意のその他の所望の態様で選択することが可能で
ある。
【００２３】当業者にとって明らかな如く、図８のマル
チポートレジスタファイルは、任意の所望数のポート又
はレジスタ組を与えるために拡張させることが可能であ
る。別のデータ経路論理機能 図１０は、図２の実施例のレジスタ２１３を複数個の一
般的な論理／格納機能要素５１３−１乃至５１３−Ｐで
置換した本発明の一実施例を示した概略図である。各論
理／格納機能要素５１３−１乃至５１３−Ｐは、データ
入力リード５１４−１乃至５１４−Ｐ、データ出力リー
ド５２６−１乃至５２６−Ｐ、第一組（５２７−１乃至
５２７−Ｐ＋１）及び第二組（５２８−１乃至５２８−
Ｐ＋１）の直列データ入出力リード乃至は制御入力／ス
テータス出力リード（論理／格納機能要素５１３−１乃
至５１３−Ｐを直列的な態様で接続すべく作用する）を
有している。各論理／格納機能要素５１３−１乃至５１
３−Ｐは、更に、第一グローバル制御信号入力リード５
１１及び第二グローバル制御信号入力リード５１２を有
している。当然、当業者にとって明らかな如く、任意の
所望数のデータ入力、データ出力、直列データ、制御入
力、ステータス出力及びグローバル制御信号リードを、
各論理／格納機能要素５１３−１乃至５１３−Ｐにおい
て使用することが可能であり、又異なった数のものが論
理／格納機能要素５１３−１乃至５１３−Ｐの異なった
ものと関連することが可能である。
チポートレジスタファイルは、任意の所望数のポート又
はレジスタ組を与えるために拡張させることが可能であ
る。別のデータ経路論理機能 図１０は、図２の実施例のレジスタ２１３を複数個の一
般的な論理／格納機能要素５１３−１乃至５１３−Ｐで
置換した本発明の一実施例を示した概略図である。各論
理／格納機能要素５１３−１乃至５１３−Ｐは、データ
入力リード５１４−１乃至５１４−Ｐ、データ出力リー
ド５２６−１乃至５２６−Ｐ、第一組（５２７−１乃至
５２７−Ｐ＋１）及び第二組（５２８−１乃至５２８−
Ｐ＋１）の直列データ入出力リード乃至は制御入力／ス
テータス出力リード（論理／格納機能要素５１３−１乃
至５１３−Ｐを直列的な態様で接続すべく作用する）を
有している。各論理／格納機能要素５１３−１乃至５１
３−Ｐは、更に、第一グローバル制御信号入力リード５
１１及び第二グローバル制御信号入力リード５１２を有
している。当然、当業者にとって明らかな如く、任意の
所望数のデータ入力、データ出力、直列データ、制御入
力、ステータス出力及びグローバル制御信号リードを、
各論理／格納機能要素５１３−１乃至５１３−Ｐにおい
て使用することが可能であり、又異なった数のものが論
理／格納機能要素５１３−１乃至５１３−Ｐの異なった
ものと関連することが可能である。
【００２４】論理／格納機能要素５１３−１は、図１１
乃至１２に示した論理／格納機能要素の特定例がどの様
にして図１０の実施例において具体化されているかとい
うことを理解する上でその理解を容易とするために、そ
の８本のリードを１乃至８として番号を付けて示してあ
る。一実施例においては、論理／格納機能要素５１３−
１乃至５１３−Ｐは、簡単なバッファを有しており、該
バッファは、図１１に示した如く、一つ又はそれ以上の
グローバル制御信号によって制御される。この実施例
は、単一方向バッファのプログラム可能な制御を与え
る。別の実施例においては、図１２に示した如く、各論
理／格納機能要素５１３−１乃至５１３−Ｐは二つのデ
ータ入力リード２ａ及び２ｂを有しており、その各々
は、図１０の論理／格納機能要素５１３−１のリード２
と同様な入力リードとして作用する。排他的ＯＲゲート
５９１は、入力リード２ａ及び２ｂへ印加される二つの
入力ビットの比較を行なうことを可能とし、且つその結
果を、論理／格納機能要素のデータ出力リード４上に与
える。図１３に示した更に別の実施例においては、単一
のデータ入力リード２が論理／格納機能要素内に設けら
れているレジスタ５９２と共に使用され、比較されるべ
き第一ビットがレジスタ５９２内にロードされ且つ排他
的ＯＲゲート５９３によってその後にデータ入力リード
２上に入力されたデータと比較される。
乃至１２に示した論理／格納機能要素の特定例がどの様
にして図１０の実施例において具体化されているかとい
うことを理解する上でその理解を容易とするために、そ
の８本のリードを１乃至８として番号を付けて示してあ
る。一実施例においては、論理／格納機能要素５１３−
１乃至５１３−Ｐは、簡単なバッファを有しており、該
バッファは、図１１に示した如く、一つ又はそれ以上の
グローバル制御信号によって制御される。この実施例
は、単一方向バッファのプログラム可能な制御を与え
る。別の実施例においては、図１２に示した如く、各論
理／格納機能要素５１３−１乃至５１３−Ｐは二つのデ
ータ入力リード２ａ及び２ｂを有しており、その各々
は、図１０の論理／格納機能要素５１３−１のリード２
と同様な入力リードとして作用する。排他的ＯＲゲート
５９１は、入力リード２ａ及び２ｂへ印加される二つの
入力ビットの比較を行なうことを可能とし、且つその結
果を、論理／格納機能要素のデータ出力リード４上に与
える。図１３に示した更に別の実施例においては、単一
のデータ入力リード２が論理／格納機能要素内に設けら
れているレジスタ５９２と共に使用され、比較されるべ
き第一ビットがレジスタ５９２内にロードされ且つ排他
的ＯＲゲート５９３によってその後にデータ入力リード
２上に入力されたデータと比較される。
【００２５】図１４は、本発明の別の実施例を示してお
り、その場合、各論理／格納要素は、論理／格納要素へ
並列的にロードされるデータを格納することが可能なレ
ジスタを有している。このデータは、グローバル制御信
号の制御下において隣接する論理／格納機能要素へシフ
トされることが可能である。この様に、この実施例は、
プログラム可能な並列ロード可能及び読取り可能シフト
レジスタとして作用する。図１５は、図１０の実施例に
おいて使用するのに適した論理／格納要素の別の実施例
を示している。図１５の論理／格納要素は、図１０の実
施例がリップルキャリィ出力を有するラッチ型カウンタ
として作用することを可能としている。図１６は、本発
明の別の実施例に基づいて構成された論理／格納要素を
示しており、それは、図１０の実施例が２対１マルチプ
レクサとして作用することを可能としている。図１７
は、図１０の実施例において使用するのに適した論理／
格納要素を示している。図１７の各論理／格納要素はユ
ニバーサルな２入力論理要素として作用し、それは、以
下の真理値表に従って、制御リード１ａ乃至１ｄ上に供
給される制御信号に従って入力リード２ａ及び２ｂ上で
受取られる二つの入力信号に関する論理演算を与える。
り、その場合、各論理／格納要素は、論理／格納要素へ
並列的にロードされるデータを格納することが可能なレ
ジスタを有している。このデータは、グローバル制御信
号の制御下において隣接する論理／格納機能要素へシフ
トされることが可能である。この様に、この実施例は、
プログラム可能な並列ロード可能及び読取り可能シフト
レジスタとして作用する。図１５は、図１０の実施例に
おいて使用するのに適した論理／格納要素の別の実施例
を示している。図１５の論理／格納要素は、図１０の実
施例がリップルキャリィ出力を有するラッチ型カウンタ
として作用することを可能としている。図１６は、本発
明の別の実施例に基づいて構成された論理／格納要素を
示しており、それは、図１０の実施例が２対１マルチプ
レクサとして作用することを可能としている。図１７
は、図１０の実施例において使用するのに適した論理／
格納要素を示している。図１７の各論理／格納要素はユ
ニバーサルな２入力論理要素として作用し、それは、以
下の真理値表に従って、制御リード１ａ乃至１ｄ上に供
給される制御信号に従って入力リード２ａ及び２ｂ上で
受取られる二つの入力信号に関する論理演算を与える。
【００２６】 特に図面には示していないが、本明細書に記載した種々
の実施例の各々は、所望により、図２の実施例の書込み
イネーブルマスキング回路１１５−１乃至１１５−Ｐと
同様の書込み又は制御マスキング回路を有することが可
能である。別の実施例としては、データレジスタからの
出力信号を制御アレイの入力へフィードバックする手段
を有することが可能である。実際上、任意のタイプの論
理機能を、データレジスタの出力、データレジスタの入
力、制御アレイの入力、制御アレイの出力の間に設ける
ことが可能であり、そうすることによって任意の所望の
動作パラメータを得ることが可能である。この様な論理
機能は、データ経路におけるデータのパリティ発生及び
チェック機能を有することが可能である。更に、タグビ
ットを使用することも可能であり、その場合、データレ
ジスタに加えてタグビットレジスタが使用され、且つ、
所望により、データレジスタがどの様に制御されるかと
いうことと異なった態様で制御することが可能である。
の実施例の各々は、所望により、図２の実施例の書込み
イネーブルマスキング回路１１５−１乃至１１５−Ｐと
同様の書込み又は制御マスキング回路を有することが可
能である。別の実施例としては、データレジスタからの
出力信号を制御アレイの入力へフィードバックする手段
を有することが可能である。実際上、任意のタイプの論
理機能を、データレジスタの出力、データレジスタの入
力、制御アレイの入力、制御アレイの出力の間に設ける
ことが可能であり、そうすることによって任意の所望の
動作パラメータを得ることが可能である。この様な論理
機能は、データ経路におけるデータのパリティ発生及び
チェック機能を有することが可能である。更に、タグビ
ットを使用することも可能であり、その場合、データレ
ジスタに加えてタグビットレジスタが使用され、且つ、
所望により、データレジスタがどの様に制御されるかと
いうことと異なった態様で制御することが可能である。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 典型的な従来のプログラム可能装置の概略
図。
図。
【図２】 本発明の一実施例に基づいて構成したＰＬＤ
の概略図。
の概略図。
【図３】 データ出力ＮＡＮＤゲートを伝達ゲートで置
換した場合の図２の別の実施例を示した概略図。
換した場合の図２の別の実施例を示した概略図。
【図４】 読取り及び書込みイネーブルゲートを有する
図２の別の実施例を示した概略図。
図２の別の実施例を示した概略図。
【図５】 読取り及び書込みイネーブルラッチを有する
図２の別の実施例を示した概略図。
図２の別の実施例を示した概略図。
【図６】 本発明の一実施例に基づいて構成したマルチ
ポートレジスタを示した概略図。
ポートレジスタを示した概略図。
【図７】 データ出力ＮＡＮＤゲートを伝達ゲートで置
換した場合の図２の別の実施例を示した概略図。
換した場合の図２の別の実施例を示した概略図。
【図８】 本発明の一実施例に基づいて構成したマルチ
ポートレジスタファイルを示した概略図。
ポートレジスタファイルを示した概略図。
【図９】 データ出力ＮＡＮＤゲートを伝達ゲートで置
換した場合の図２の別の実施例を示した概略図。
換した場合の図２の別の実施例を示した概略図。
【図１０】 複数個の一般的な論理／格納機能要素を使
用した本発明の一実施例を示した概略図。
用した本発明の一実施例を示した概略図。
【図１１】 簡単なバッファとして作用する図１０の論
理／格納機能要素の一実施例を示した概略図。
理／格納機能要素の一実施例を示した概略図。
【図１２】 ２個の入力ビットの比較を行なうことを可
能とする図１０の論理／格納機能要素の一実施例を示し
た概略図。
能とする図１０の論理／格納機能要素の一実施例を示し
た概略図。
【図１３】 二つの直列的にロードされたビットの比較
を行なうことを可能とする図１０の論理／格納機能要素
の一実施例を示した概略図。
を行なうことを可能とする図１０の論理／格納機能要素
の一実施例を示した概略図。
【図１４】 論理／格納要素が並列的にロード又は読取
りを行なうことが可能なデータをシフトするレジスタを
有する図１０の別の実施例を示した概略図。
りを行なうことが可能なデータをシフトするレジスタを
有する図１０の別の実施例を示した概略図。
【図１５】 図１０の実施例がラッチ型リップルキャリ
ィカウンタとして機能することを可能とする図１０の論
理／格納機能要素の別の実施例を示した概略図。
ィカウンタとして機能することを可能とする図１０の論
理／格納機能要素の別の実施例を示した概略図。
【図１６】 図１０の実施例が２対１マルチプレクサと
して機能することを可能とする図１０の実施例の論理／
格納機能要素の一実施例を示した概略図。
して機能することを可能とする図１０の実施例の論理／
格納機能要素の一実施例を示した概略図。
【図１７】 ユニバーサルな２入力論理要素として作用
する図１０の実施例と共に使用するのに適した論理／格
納機能要素の一実施例を示した概略図。
する図１０の実施例と共に使用するのに適した論理／格
納機能要素の一実施例を示した概略図。
２０１ 制御入力リード ２０２ バッファ ２０５ 入力バス ２０７ ＡＮＤゲート ２０９ ＯＲゲート ２１２ 読取りイネーブルライン ２１３ レジスタビット ２１４ データ入力リード ２１５ 書込みイネーブルマスキング回路 ２１６ データ出力マスク ２１７ 出力リード ２９０ 制御信号アレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット キニー ピケット アメリカ合衆国， カリフォルニア 95129，サン ノゼ， ノーウォーク ド ライブ 4231， アパートメント イーイ ー114 (72)発明者 フレドリック ウォク イン リュン アメリカ合衆国， カリフォルニア 95014，クパチーノ， カントリー スプ リング コート 11522
Claims (20)
- 【請求項１】 Ｎを第一正整数として、Ｎ複数個の制御
入力信号を受取るためのＮ複数個の制御入力リードが設
けられており、Ｊを１以上の第二正整数として、前記複
数個の制御入力信号を受取り且つ前記複数個の入力信号
の関数としてＪ複数個の制御出力信号を供給する手段を
具備する論理アレイが設けられており、Ｐを１以上の整
数として、Ｐ複数個の入力データ信号を受取るためのＰ
複数個のデータ入力リードが設けられており、Ｑを１以
上の整数として、Ｑ複数個のデータ出力信号を供給する
Ｑ複数個のデータ出力リードが設けられており、前記Ｊ
個の制御出力信号によって制御されて前記Ｐ個のデータ
入力信号の関数として前記Ｑ複数個のデータ出力信号を
供給するデータ手段が設けられていることを特徴とする
論理装置。 - 【請求項２】 請求項１において、Ｐ＝Ｑであり、且つ
前記データ手段が、Ｐ複数個の格納装置を有しており、
各格納装置は前記データ入力リードの関連する一つへ結
合されたデータ入力リードと、データ出力リードと、書
込みイネーブル端子とを有しており、且つ前記データ手
段は、更に、Ｐ複数個の出力制御手段を有しており、各
出力制御手段は前記格納装置の関連する一つの前記デー
タ出力リードへ結合された入力リードと、前記データ出
力リードの関連する一つへ結合された出力リードと、読
取りイネーブルリードとを有していることを特徴とする
論理装置。 - 【請求項３】 請求項２において、前記Ｊ個の制御出力
信号が、１個又はそれ以上の読取りイネーブル信号、１
個又はそれ以上の書込みイネーブル信号、又はその両方
を供給すべく機能することを特徴とする論理装置。 - 【請求項４】 請求項３において、一つの制御出力信号
が、前記格納装置の全てに対する読取りイネーブル信号
を供給すべく機能することを特徴とする論理装置。 - 【請求項５】 請求項３において、一つの制御出力信号
が、前記格納装置の全てに対する書込みイネーブル信号
を供給すべく機能することを特徴とする論理装置。 - 【請求項６】 請求項３において、前記制御出力信号が
複数個の読取りイネーブル信号を供給すべく機能し、前
記複数個の読取りイネーブル信号の各々は前記格納装置
の一つと関連していることを特徴とする論理装置。 - 【請求項７】 請求項３において、前記制御出力信号が
複数個の書込みイネーブル信号を供給すべく機能し、前
記複数個の書込みイネーブル信号の各々が前記格納装置
の一つと関連していることを特徴とする論理装置。 - 【請求項８】 請求項４において、前記制御論理アレイ
からの前記制御出力信号の一つが、前記読取りイネーブ
ル信号を供給するために、一つ又はそれ以上の読取りイ
ネーブルゲート動作信号によってマスクされることを特
徴とする論理装置。 - 【請求項９】 請求項６において、前記制御論理アレイ
からの前記制御出力信号が、前記読取りイネーブル信号
を供給するために一つ又はそれ以上の読取りイネーブル
ゲート動作信号によってマスクされることを特徴とする
論理装置。 - 【請求項１０】 請求項５において、前記制御論理アレ
イからの前記制御出力信号の一つが、前記書込みイネー
ブル信号を供給するために一つ又はそれ以上の書込みイ
ネーブルゲート動作信号によってマスクされることを特
徴とする論理装置。 - 【請求項１１】 請求項７において、前記制御論理アレ
イからの前記制御出力信号が、前記書込みイネーブル信
号を供給するために、一つ又はそれ以上の書込みイネー
ブルゲート動作信号によってマスクされることを特徴と
する論理装置。 - 【請求項１２】 請求項４において、更に、前記論理ア
レイから制御出力信号を受取るための１個又はそれ以上
のデータ入力リードと、読取りイネーブル信号を供給す
るためのデータ出力リードと、前記読取りイネーブル信
号を供給するために読取りイネーブルクロック信号を受
取るための１個又はそれ以上の読取りイネーブルクロッ
クリードを持った読取りイネーブル格納装置が設けられ
ていることを特徴とする論理装置。 - 【請求項１３】 請求項５において、更に、前記論理ア
レイからの制御出力信号を受取るための１個又はそれ以
上のデータ入力リードと、書込みイネーブル信号を供給
するためのデータ出力リードと、前記書込みイネーブル
信号を供給するための書込みイネーブルクロック信号を
受取るための１個又はそれ以上の書込みイネーブルクロ
ックリードを持った書込みイネーブル格納装置が設けら
れていることを特徴とする論理装置。 - 【請求項１４】 請求項１において、更に、イネーブル
論理アレイが設けられており、前記イネーブル論理アレ
イは、Ｌを正整数としてＬ個のイネーブル入力信号を受
取るためのＬ個のイネーブル入力リードと、前記論理ア
レイからの前記Ｊ個の制御出力信号を受取るための手段
と、前記Ｌ個のイネーブル入力信号及び前記Ｊ個の制御
出力信号に応答して前記データ手段へＫ個のイネーブル
された制御信号を供給する手段とを有することを特徴と
する論理装置。 - 【請求項１５】 請求項１において、前記データ手段が
１個又はそれ以上の論理／格納要素を有しており、前記
各論理／格納要素が、前記Ｐ個のデータ入力リードの関
連するものへ結合された１個又はそれ以上のデータ入力
リードと、前記Ｑ個のデータ出力リードの関連するもの
へ結合された１個又はそれ以上のデータ出力リードと、
１個又はそれ以上の直列データ又は制御入力リードと、
１個又はそれ以上の直列データ又はステータス出力リー
ドとを有することを特徴とする論理装置。 - 【請求項１６】 請求項１５において、前記論理／格納
要素の隣接するもののうちの前記直列データ又は制御入
力リード及び前記直列データ又はステータス出力リード
のうちの少なくとも一つがカスケード結合されているこ
とを特徴とする論理装置。 - 【請求項１７】 請求項１５において、前記論理／格納
要素が、バッファ、レジスタ、組合わせ論理、レジスタ
型論理、演算機能、マルチプレクサ、デマルチプレクサ
及びトライステート制御からなる一群の機能から選択さ
れた機能を実施することが可能であることを特徴とする
論理装置。 - 【請求項１８】 請求項１において、前記データ手段
が、１個又はそれ以上のレジスタを具備するレジスタフ
ァイルを有しており、前記各レジスタは、前記Ｐ個のデ
ータ入力リードの関連するものへ結合された１個又はそ
れ以上の入力リードと、前記Ｑ個のデータ出力リードの
関連するものへ結合された１個又はそれ以上の出力リー
ドと、前記Ｊ個の制御出力信号のうちの一つ又はそれ以
上を受取るための手段とを有することを特徴とする論理
装置。 - 【請求項１９】 請求項１８において、前記１個又はそ
れ以上の入力リードがＲ個の入力ポートとして構成され
ており、尚Ｒは正整数であり、且つ前記１個又はそれ以
上の出力リードがＳ個の出力ポートとして構成されてお
り、尚Ｓは正整数であってＲと等しいものであることが
必要とされることのないことを特徴とする論理装置。 - 【請求項２０】 請求項１８において、前記レジスタ
が、トランスペアレント又はエッジトリガ型レジスタを
有することを特徴とする論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/504,967 US5055712A (en) | 1990-04-05 | 1990-04-05 | Register file with programmable control, decode and/or data manipulation |
| US504967 | 1990-04-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730407A true JPH0730407A (ja) | 1995-01-31 |
Family
ID=24008467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154169A Pending JPH0730407A (ja) | 1990-04-05 | 1991-04-05 | プログラム可能制御、デコード及び／又はデータ操作を有するレジスタファイル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5055712A (ja) |
| EP (1) | EP0450616A3 (ja) |
| JP (1) | JPH0730407A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930004033B1 (ko) * | 1990-08-09 | 1993-05-19 | 현대전자산업 주식회사 | 프로그래머블 로직소자의 입력/출력 마크로셀 |
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| US6006321A (en) | 1997-06-13 | 1999-12-21 | Malleable Technologies, Inc. | Programmable logic datapath that may be used in a field programmable device |
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| US4233667A (en) * | 1978-10-23 | 1980-11-11 | International Business Machines Corporation | Demand powered programmable logic array |
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-
1990
- 1990-04-05 US US07/504,967 patent/US5055712A/en not_active Expired - Lifetime
-
1991
- 1991-04-04 EP EP19910105328 patent/EP0450616A3/en not_active Withdrawn
- 1991-04-05 JP JP3154169A patent/JPH0730407A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0450616A3 (en) | 1992-05-20 |
| EP0450616A2 (en) | 1991-10-09 |
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