JPH07303193A

JPH07303193A - テレビジョン受信機用ディジタル映像信号処理装置およびディジタルクロック発生回路ならびにシステムクロック生成装置

Info

Publication number: JPH07303193A
Application number: JP9337394A
Authority: JP
Inventors: Yasuhei Nakama; 泰平中間; Toshinori Murata; 敏則村田; Yuji Yamamoto; 裕二山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-02
Filing date: 1994-05-02
Publication date: 1995-11-14

Abstract

(57)【要約】【目的】標準／非標準信号に適したシステムクロック
を各信号処理回路に供給して高画質な再生画像が得られ
るテレビ受信機用ディジタル映像信号処理装置及びクロ
ック発生回路並びにシステムクロック生成回路提供す
る。【構成】Ａ／Ｄ変換器３と、バースト信号／水平同期
信号を分離抽出する同期信号分離手段４，５と、バース
ト信号／水平同期信号に同期した２系統のクロックを発
生するディジタル位相比較器とディジタルローパスフィ
ルタと周波数／位相設定データ入力手段とディジタル周
波数信号発生手段とからなるディジタル形ＰＬＬ発振器
および矩形波信号形成手段とからなるクロック発生手段
７，８と、これらのクロックをもとに複数の信号処理用
システムクロックを生成するシステムクロック生成手段
１１と、信号処理回路１７と、Ｄ／Ａ変換手段１９を設
けたテレビジョン受信機用ディジタル映像信号処理装置
１。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン受信機用
ディジタル映像信号処理装置に関し、詳しくはディジタ
ル信号処理を行なうディジタルテレビジョン受信機用映
像信号処理装置に用いるクロック生成回路ならびにシス
テムクロック生成装置に関する。

【０００２】

【従来の技術】従来、ディジタルテレビジョン受信機で
は、例えば、特開平２−２５３７８０号公報に示される
ように、信号処理用のクロックを発生するクロック生成
回路をアナログ型のＰＬＬ発振器を用いて構成してい
た。

【０００３】図７のブロック図を用いて、クロック成生
回路として用いられるアナログ型ＰＬＬ発振器の構成を
示す。アナログ型ＰＬＬ発振器１１は、位相比較器５２
と、ローパスフィルタ５３と、電圧制御発振器（ＶＣ
Ｏ）５４と、水晶振動子５５と、分周器５６とから構成
される。このような構成のアナログ型ＰＬＬ発振器１１
においては、位相比較器５２は、基準同期信号入力端子
５１から入力された基準同期信号ｒと分周器５６からの
比較信号ｃとの位相を比較し、その差信号を電圧として
出力する。電圧制御発振器５４は、水晶振動子５５から
の発振信号を受け、ローパスフィルタ５３を経て受信し
た位相比較器５２の出力信号である入力基準信号ｒに同
期したクロックｃｋをクロック出力端子５７に出力す
る。電圧制御発振器５４の出力信号は、分周器５６を経
て比較信号ｃとして前記位相比較器５２に供給される。

【０００４】一方、ディジタルテレビジョン受信機で
は、高画質で再生するための信号処理用同期クロックと
して、カラーバースト信号にロックしたバーストロック
クロック、あるいは、水平同期信号にロックしたライン
ロッククロックの２種類のシステムクロックを用いるこ
とが考えられている。

【０００５】図８のブロック図を用いてディジタルテレ
ビジョン受信機における従来のクロック発生装置を用い
た映像信号処理回路を説明する。映像信号処理回路１７
は、クロック生成回路５９と、同期信号発生回路６０
と、信号処理回路６１とから構成される。映像信号入力
端子５８には映像信号が入力され、同期再生信号出力端
子６２からはバーストロッククロックまたはラインロッ
ククロックに同期した安定な同期信号が出力され、映像
信号出力端子６３からはクロック生成回路９のからのク
ロックを用いて処理された映像信号が出力される。

【０００６】クロック生成回路５９は、入力された映像
信号から抽出された図７に示した基準入力信号ｒがカラ
ーバースト信号のときにはこの信号に同期したバースト
ロッククロックを、基準入力信号ｒが水平同期信号のと
きにはこの信号に同期したラインロッククロックを発生
する。

【０００７】同期信号発生回路６０は、クロック生成回
路５９からのバーストロッククロックまたはラインロッ
ククロックを基に安定な同期信号を発生する。信号処理
回路６１は、前記クロック生成回路５９からのバースト
ロッククロックまたはラインロッククロックを用いて、
入力映像信号を高画質な映像信号とする映像信号処理を
施していた。

【０００８】

【発明が解決しようとする課題】上記、従来の技術にお
いては、クロック生成回路として、アナログ型のＰＬＬ
発振器を採用しいているので、このクロック生成回路を
含む同期再生処理系全体もアナログ処理の域を脱してい
ない。しかし、テレビジョン受信機の高性能化および低
コスト化の要求に応えるには、全ての回路を全ディジタ
ル化することが必須の要件であり、上記クロック生成回
路を含む同期再生系のディジタル化を確立する必要があ
った。

【０００９】たとえ、クロック生成回路のディジタル化
を進め得たとしても、図８で説明したように、放送波の
ような安定した標準信号に対する信号処理とＶＴＲ等の
再生信号のような不安定な非標準信号に対する信号処理
とでは、高画質を得るための信号処理に供給する最適な
クロックが異なるという問題があった。

【００１０】すなわち、クロック生成回路がバーストロ
ッククロックを出力するときは、入力される映像信号が
厳密に規格を守っている放送波である標準信号では、非
常に安定な同期信号であるバーストロッククロックを発
生できるとともに、高画質化処理を図るためにこのクロ
ックを用いて映像信号を処理することができる。しか
し、ビデオテープレコーダ（ＶＴＲ）等から再生された
映像信号のように、標準テレビジョン放送方式に対して
厳密には規格を守っていない不安定な非標準信号では、
安定したバーストロッククロックを用いることができな
いので、画質の改善を図る高画質化ための信号処理がで
きないばかりか、最悪のときには、受信機における回路
動作全体の同期がとれなくなるという問題があった。

【００１１】一方、クロック生成回路がラインロックク
ロックを出力するときには、映像信号に含まれる水平同
期信号を基準入力信号としていることから、厳密には規
格を守っていない非標準信号からでも十分同期をとるこ
とができ、引込み範囲の異なる種々の機器からの映像信
号に対応することが可能である。しかし、ラインロック
クロック生成回路の持つ図示を省略した発振器のＱ値
が、バーストクロック生成回路の持つ図示しない発振器
のＱ値より低く、発生するクロックの安定度も低いの
で、標準信号に対して画質改善のための信号処理を行な
おうとすると、その改善効果は十分なものでなかった。

【００１２】本発明の目的は、全ディジタル化されたテ
レビジョン受信機用ディジタル映像信号処理装置を実現
し、かつ、該装置に用いるクロック発生回路と、放送波
のような標準信号または放送波に比べて厳密には規格を
守っていない非標準信号のいずれの信号入力時にも、そ
れに適した最適なクロックを各信号処理回路に供給して
高画質な再生画像を得ることのできるテレビジョン受信
機用システムクロック生成装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明のテレビ受信機用ディジタル映像信号処理装
置は、２系統のクロックを発生する第一及び第二のディ
ジタルクロック発生手段と、標準信号または非標準信号
であるかを検出する標準／非標準信号検出手段と、信号
処理用システムクロック生成手段と、データ位相補正用
インタフェース回路とを備える。また、前記ディジタル
クロック発生手段は、ディジタル位相比較器とディジタ
ルローパスフィルタとディジタル周波数信号発生手段か
らなるディジタルＰＬＬ発振器と、矩形波形成手段から
成り、前記信号処理用システムクロック生成手段は、複
数の２分周回路と、クロックセレクタからなる。さら
に、前記ディジタル周波数信号発生手段は、加算器と、
位相データアキュムレータと、位相データを振幅データ
に変換する位相−振幅データ変換用ＲＯＭから構成され
る。

【００１４】

【作用】第一のディジタルクロック発生手段は、周波数
がサブキャリア周波数の８倍のバースト信号にロックし
たバーストロッククロックを発生し、第二のディジタル
クロック発生手段は、水平同期信号にロックしたライン
ロッククロックを発生する。各ディジタルクロック発生
手段は、多値ディジタルデータであるカラーバースト信
号または水平同期信号に位相ロックするディジタル信号
処理によるＰＬＬ動作を行い、安定の上記２つのクロッ
クを発生する。標準／非標準信号検出手段は、上記各ク
ロック生成手段からのバーストロッククロックとライン
ロッククロックの周波数差をもとに標準信号であるか非
標準信号であるかを判定する。システムクロック生成手
段は、前記各ディジタルクロック発生手段からの２系統
のクロックをもとに、２分周回路とセレクタの働きによ
って、４種類のクロックを生成して各信号処理回路へ最
適なシステムクロックを分配する。データ位相補正用イ
ンタフェース回路は、非標準信号時に、入力映像信号の
位相をラインンロッククロックに合わせ、後段の処理が
正確に行なえるように働く。

【００１５】

【実施例】以下、本発明を図面を用いて詳細に説明す
る。図１は、本発明に係るクロック生成装置を適用した
ディジタル映像信号処理装置の例を示す。ディジタル映
像信号処理装置１は、映像信号入力端子２と、アナログ
信号をディジタル信号に変換するＡ／Ｄ変換器３と、デ
ィジタル映像信号からカラーバースト信号Ｂを抽出する
バースト信号抽出回路４と、ディジタル映像信号Ｈから
水平同期信号を分離する同期信号分離回路５と、水晶発
振器６と、バーストロッククロックＢＫを発生する第一
のディジタルクロック発生回路７と、ラインロッククロ
ックＬＫを発生する第二のディジタルクロック発生手段
８と、標準信号であるか非標準信号であるかを検出する
標準／非標準信号検出回路９と、制御信号入力端子１０
と、システムクロック生成回路１１と、ディジタル映像
信号から輝度（Ｙ）信号と色（Ｃ）信号を分離するＹ／
Ｃ分離回路１２と、色復調回路１３と、信号の送り先を
選択するセレクタ１４と、データ位相補正用インタフェ
ース回路１５と、受け取る信号を選択するセレクタ１６
と、信号処理回路１７と、出力処理回路１８と、ディジ
タル映像信号からアナログ映像信号に変換するＤ／Ａ変
換器１９と、映像信号出力端子２０とから構成される。

【００１６】以下、ディジタル映像信号処理装置１の動
作を説明する。Ａ／Ｄ変換器３でディジタル信号に変換
された映像信号は、バースト信号抽出回路４と、同期信
号分離回路５と、Ｙ／Ｃ分離回路１２にそれぞれ入力す
る。Ａ／Ｄ変換器３のサンプリングクロックＹ／Ｃ分離
回路１２、色復調回路１３、データ位相補正用インタフ
ェース回路１５のシステムクロックとしては、後述のク
ロック生成回路１１から出力するバーストロッククロッ
クＢＫにもとづいて作られたシステムクロックＣＫ１を
供給する。したがって、ここまでの信号処理はバースト
ロッククロックを用いてなされるので標準信号または非
標準信号のいずれの場合でも正常に処理を実行できる。
このクロック周波数は、通常サブキャリア周波数の４倍
の周波数４ｆｓｃである。Ｙ／Ｃ分離回路１２は、例え
ばフレームくし形フィルタ等を用いて３次元的にフィル
タ処理を行ない、輝度（Ｙ）信号と色（Ｃ）信号に分離
して出力する。色復調回路１３では該Ｃ信号を復調し、
Ｉ信号とＱ信号に分離出力する。バースト抽出回路４で
は３．５８ＭHzのバンドパスフィルタ等を用いて、ディ
ジタル的に映像信号に含まれるカラーバースト信号Ｂを
抜き出し、第１のクロック発生回路７に入力する。同期
信号分離回路５は、映像信号に含まれる水平同期信号と
垂直同期信号をディジタル的に分離抽出し、このうち水
平同期信号Ｈを第２のクロック発生回路８に入力する。

【００１７】第１のディジタルクロック発生回路７で
は、入力した前記バースト信号Ｂおよび水晶発振器６か
ら供給する高周波のマスタークロックをもとに、バース
ト信号に同期したバーストロッククロックＢＫを発生す
る。第２のディジタルクロック発生回路８でも同様に、
入力した前記水平同期信号Ｈおよび前記発振器６からの
マスタークロックをもとに、水平同期信号に同期したラ
インロッククロックＬＫを発生する。バーストロックク
ロックＢＫおよびラインロッククロックＬＫの周波数は
サブキャリア周波数の４倍あるいは８倍とする。これら
の発生クロックは標準／非標準信号検出回路９、システ
ムクロック生成回路１１に入力する。

【００１８】標準／非標準信号検出回路９は、入力した
バーストロッククロックＢＫおよびラインロッククロッ
クＬＫの周波数および位相ずれを検出することによっ
て、標準信号か非標準信号かを判定し、判定信号Ｓを後
述のシステムクロック生成回路１１およびセレクタ１４
およびセレクタ１６に入力する。

【００１９】システムクロック生成回路１１は、入力し
た前記バーストロッククロックＢＫおよびラインロック
クロックＬＫをもとに、標準／非標準信号判定信号Ｓ、
および制御端子１０からの標準速／倍速制御信号Ｄにし
たがって、各種所定周波数のシステムクロックＣＫ１，
ＣＫ２，ＣＫ３，ＣＫ４を生成し各信号処理部へ分配す
る。すなわち生成した、システムクロックＣＫ１はＡ／
Ｄ変換器３、Ｙ／Ｃ分離回路１２、色復調回路１３、デ
ータ位相補正用インタフェース回路１５に、システムク
ロックＣＫ２はデータ位相補正用インタフェース回路１
５に、システムクロックＣＫ３は信号処理回路１７、お
よびＤ／Ａ変換器１９に、システムクロックＣＫ４は出
力処理回路にそれぞれ分配供給する。該システムクロッ
ク生成回路１１の詳細構成と生成クロックの内容につい
ては後で詳述する。

【００２０】セレクタ１４は、Ｙ／Ｃ分離回路１２から
のＹ信号および色復調回路１３からのＩ信号とＱ信号
を、標準／非標準信号検出回路９からの標準／非標準信
号判定信号Ｓをもとに、標準信号の時はｓｄ端子に、非
標準信号の時はｎｄ端子に切り替え導く。該セレクタで
はＹ信号およびＩ信号並びにＱ信号の３つの信号の切り
替えを同時に行なうが、図面では１信号の切り替えで略
記して示している。

【００２１】データ位相補正用インタフェース回路１５
では、例えば非標準信号入力時のように、バーストロッ
ククロックに対しラインロッククロックの周波数および
／または位相がずれている場合、後段の信号処理でライ
ンロッククロックにより正確な処理が行なえるように、
バーストロッククロックで処理された前段までの映像信
号データの位相をラインロッククロック位相に補正す
る。

【００２２】セレクタ１６は、標準／非標準信号検出回
路９からの判定信号Ｓをもとに、標準信号時はセレクタ
１４からのＹ信号およびＩ信号ならびにＱ信号をｓｄ端
子を介して切り替え出力し、非標準信号時はデータ位相
補正用インタフェース回路１５からの位相補正されたＹ
信号およびＩ信号ならびにＱ信号をｎｄ端子を介して切
り替え出力する。図面では前記セレクタ１４と同様、３
信号の切り替えを１信号の切り替えで略記している。

【００２３】また、本実施例では標準信号であるか非標
準信号であるかによってセレクタ１４およびセレクタ１
６を用いて信号切り替えを行なっているが、セレクタ１
４およびセレクタ１６を省略し、データ位相補正用イン
タフェース回路１５でバーストロッククロックＢＫとラ
インロッククロックの周波数および位相ずれの大きさに
応じて細かな位相補正を行なう構成とすることもでき
る。

【００２４】信号処理回路１７は、倍速変換などの走査
線変換処理やノイズリダクション等ラインロッククロッ
ク処理が適当な信号処理を行なう。出力処理回路１８
は、それに続いて、色信号のマトリクス変換処理やコン
ポジット映像信号作成処理等を行なう。最後に、Ｄ／Ａ
変換器１９によりアナログ信号に変換した映像信号を端
子２０から出力する。

【００２５】図２を用いて、図１に示した実施例に用い
る第１のディジタルクロック発生回路７および第２のデ
ィジタルクロック発生回路８の詳細な構成を説明する。
以下、前図と同じ部品や回路ブロックは同じ符号で示
す。第１のクロック発生回路７と第２のクロック発生回
路８は、それぞれ同じ構成を持っており、基準信号入力
端子２１と、ディジタル乗算器２２と、ローパスフィル
タ２３と、加算器２４と、基準位相信号入力端子２５
と、レジスタ２８と加算器２９とラッチ回路３０と第１
のＲＯＭ（Ｒead Ｏnly Ｍemory）３１と第２のＲＯＭ
３２からなるディジタル周波数信号発生回路２６と、マ
スタークロック入力端子２７と、矩形波形成回路３３
と、クロック出力端子３４とから構成される。

【００２６】以下、ディジタルクロック発生回路の動作
を説明する。ディジタル乗算器２２は、ＰＬＬ発振動作
におけるディジタル位相比較器として働く。即ち端子２
１からの基準信号ｒと第２のＲＯＭ３２からの比較信号
ｃを入力し、ここで両信号を乗算することで両信号の位
相差信号ｅ₁を出力する。基準信号ｒは、図２がクロッ
ク発生回路７の場合はバースト信号Ｂであり、クロック
発生回路８の場合は水平同期信号Ｈである。

【００２７】位相差信号ｅ₁は、ディジタルフィルタで
構成されたローパスフィルタ２３で不要な帯域を除いて
位相差信号ｅ₂とされた後、加算器２４に入力する。加
算器２４では、該入力位相差信号ｅ₂と基準位相信号入
力端子２５からの基準周波数／位相信号Ｅを加算し、そ
の出力信号ｅ₀をディジタル周波数信号発生器２６のレ
ジスタ２８に入力する。基準周波数／位相信号Ｅは所望
周波数のクロックが得られるように、ほぼロック中心点
の周波数データおよび位相データを与える。

【００２８】レジスタ２８は、該入力位相データ信号ｅ
₀を取り込み、後の周波数信号発生のための位相インク
リメント値信号として、図１に示した水晶発振器６から
マスタークロック入力端子２７に供給されるマスターク
ロックＭＫに同期して信号ｅｉを出力する。この信号ｅ
ｉは、加算器２９で、ラッチ回路３０からの出力信号と
加算され、該加算信号は再び前記ラッチ回路３０に入力
される。このラッチ動作は、マスタークロックＭＫに同
期して行なう。したがって、加算器２９とラッチ回路３
０は、位相データアキュムレータとして動作し、前記レ
ジスタ２８からの位相インクリメント値を、前に出力し
た値に次々に加算していく。ラッチ回路３０からの位相
累積データは、第１のＲＯＭ３１、第２のＲＯＭ３２に
入力される。第１のＲＯＭ３１には、所定の周波数（例
えば４ｆｓｃまたは８ｆｓｃ）の位相データに対応する
振幅データが格納されている。また、第２のＲＯＭ３２
には、所定の周波数（例えばｆｓｃ）の位相データに対
応する振幅データが格納されている。第１のＲＯＭ３１
は、所記入力位相累積データをもとに、各々の位相デー
タに対応して格納された各信号処理回路で使用するシス
テムクロックの所定周波数（サブキャリア周波数の８倍
または４倍）の正弦波振幅値データを正弦波振幅信号と
して出力する。第２のＲＯＭ３２は同様に、前記乗算器
２２に入力する基準信号ｒと同周波数の正弦波振幅値信
号に変換し、比較信号ｃとして乗算器２２に供給する。
ここで信号ｃは乗算器２２への一方の基準入力信号ｒと
同ビット数の多値データである。また、本クロック生成
回路の信号線は全て多値データとして処理される。

【００２９】以上述べたように、第１のクロック発生回
路７と第２のクロック発生回路８は、ディジタル信号処
理を用いた全ディジタル型ＰＬＬ発振器を構成してい
る。そして、第２のＲＯＭ３２の出力信号ｃは常に入力
基準信号ｒと同周波数かつ位相同期した信号となり、ま
た出力端子３４にはサブキャリア周波数の８倍または４
倍のクロックを出力する。該クロックは、クロック発生
回路７ではバーストロッククロックＢＫとして、またク
ロック発生回路８ではラインロッククロックＬＫとして
出力する。

【００３０】図３は、図２に示したディジタル周波数信
号発生器２６のクロック発生過程の動作を説明する図で
ある。以下、図２および図３を用いてディジタル周波数
信号発生器２６のクロック発生過程の動作を説明する。
レジスタ２８の出力する位相インクリメント値ｅιをΔ
φとし、取り得る最大位相インクリメント値をΔφｍと
し、マスタークロックＭＫの周波数をｆｍとすると、周
波数発生器出力周波数ｆｏは、

【００３１】ｆｏ＝（Δφ／Δφｍ）×ｆｍとなる。

【００３２】ここで、発生させたいクロック周波数をサ
ブキャリア周波数の８倍のｆｏ＝３．５８ＭHz×８＝２
８．６４ＭHzとし、使用するマスタークロックをｆｍ＝
１２０ＭHzとすると、この時両クロックの関係は、図３
（ｂ）に示すようマスタークロックｆｍが発生クロック
ｆｏの１周期を１／４．１９に分割する。したがって、
上述の位相インクリメント値Δφに対応する単位位相角
は３６０°／４．１９＝８５．９°となり、レジスタ２
８から出力する位相インクリメント値に対応する位相角
８５．９°ずつをマスタークロック周期で加算してい
く。すなわち、図３（ａ）に示すように、初期状態を０
＝０°とすると、マスタークロックを入力する毎に、
（１）＝８５．９°→（２）＝１７１．８°→（３）＝
２５７．７°→（４）＝３４３．６°→（０´）＝６
９．５°のように推移していく。したがって、１周期ご
とに位相はずれるが、図３（ｂ）に示すように各位相の
推移に対応した振幅値を出力すれば、所望の周波数ｆｏ
のクロックが得られる。

【００３３】なお、レジスタ２８および加算器２９なら
びにラッチ回路３０の出力はすべて、最大値が２のＸ乗
（Ｘは自然数）のディジタルデータであるから、当然そ
れらの信号伝送路はＸビットのバスになる。また、以上
の説明はＰＬＬ発振器が定常時動作を行なっているとき
であり、入力基準信号が時々刻々変わるような非定常動
作時には、上記位相インクリメント値も短い時間に多様
に変化して、所定周波数に到達するようＰＬＬ発振器が
働く。

【００３４】図４は、図１に示したシステムクロック生
成回路１１の詳細な実施例を示す図である。システムク
ロック生成回路１１は、バーストロッククロックＢＫの
入力端子３５と、ラインロッククロックＬＫの入力端子
３６と、バーストクロックＢＫを１／２の周波数に２分
周する第１の２分周回路３７と、ラインロッククロック
ＬＫを２分周する第２の２分周回路３８と、標準側／倍
側制御伸号Ｄの入力端子と、標準／非標準判定信号Ｓの
入力端子３９と、第１のクロックセレクタ４０と、第２
のクロックセレクタ４１と、第３のクロックセレクタ４
２、第４のクロックセレクタ４３と、四つのシステムク
ロック出力端子４４、４５、４６、４７とから構成され
る。

【００３５】図４に示したシステムクロック生成回路１
１の動作を説明する。入力するバーストロッククロック
ＢＫおよびラインロッククロックＬＫの周波数はいずれ
もサブキャリア周波数の８倍（以下、８ｆｓｃと記す）
とする。まず、バーストクロック入力端子３５に入力し
たバーストロッククロックＢＫは、第１のクロックセレ
クタ４０のｄ端子に導かれるとともに、第１の２分周回
路３７に入力される。第１の２分周回路３７で１／２に
分周され４ｆｓｃとされたクロックは、第１のクロック
セレクタ４０のｓｔ端子と、第４のクロックセレクタ４
３のｓｄ端子と、システムクロック出力端子４４に導か
れ、システムクロック出力端子４４からは、周波数４ｆ
ｓｃのバーストロッククロックＢＫがシステムクロック
ＣＫ１として出力する。次に、ラインクロック入力端子
３６に入力したラインロッククロックＬＫ（８ｆｓｃ）
は、第３のクロックセレクタ４２のｄ端子に導かれると
ともに、第２の２分周回路３８に入力される。第２の２
分周回路３８で１／２に分周され４ｆｓｃとされたライ
ンロッククロックＬＫは、第３のクロックセレクタ４２
のｓｔ端子と、第４のクロックセレクタ４３のｎｄ端子
と、システムクロック出力端子４５に導かれ、システム
クロック出力端子４５からは、周波数４ｆｓｃのライン
ロッククロックＬＫがシステムクロックＣＫ２として出
力する。

【００３６】前記第１のクロックセレクタ４０および第
３のクロックセレクタ４２は、標準速／倍速制御信号入
力端子１０から入力した標準速／倍速制御信号Ｄの働き
で、標準速時はｓｔ端子を選択して２分周したクロック
を選び、倍速時はｄ端子を選択して２分周されないクロ
ックを選ぶ。しかる後、第１のクロックセレクタ４０か
らは、ｃ端子を介して第２のクロックセレクタ４１のｓ
ｄ端子へ、第３のクロックセレクタ４２からは、第２の
クロックセレクタ４１のｎｄ端子にそれぞれクロックを
導く。第２のクロックセレクタ４１および第４のクロッ
クセレクタ４３のｓｄ端子およびｎｄ端子に導かれたク
ロックは、前述の標準／非標準判定信号Ｓの働きによっ
て、標準信号時は端子ｓｄのクロックが選択され、非標
準信号時は端子ｎｄ側のクロックが選択される。

【００３７】したがって、第２のクロックセレクタ４１
のｃ端子からは、システムクロック出力端子４６に周波
数８ｆｓｃまたは４ｆｓｃのバーストロッククロックＢ
Ｋもしくは周波数８ｆｓｃまたは４ｆｓｃのラインロッ
ククロックＬＫがシステムクロックＣＫ３として出力さ
れ、第４のクロックセレクタ４３のｃ端子からは、シス
テムクロック出力端子４７に周波数４ｆｓｃのバースト
ロッククロックＢＫもしくは周波数４ｆｓｃのラインロ
ッククロックＬＫがシステムクロックＣＫ４として出力
される。

【００３８】図５に、以上説明したシステムクロック生
成回路１１で生成した、システムクロックＣＫ１、ＣＫ
２、ＣＫ３、ＣＫ４について、その周波数、バーストロ
ッククロックまたはラインロッククロックの区別、供給
先をまとめて示す。各信号モードや制御モードによっ
て、また、信号処理の内容によって、それぞれに適した
クロックを生成分配することができる。

【００３９】すなわち、入力映像信号を処理するＡ／Ｄ
変換器３とＹ／Ｃ分離回路１２と色復調回路１３には、
標準／非標準にかかわらず映像信号にもとづく４ｆｓｃ
のバーストロッククロックＢＫが供給されていて処理さ
れ、データ位相補正用インタフェース１５には標準／非
標準にかかわらず映像信号にもとづく４ｆｓｃのバース
トクロックＢＫとラインロッククロックＬＫが供給され
て位相補正処理がなされる。出力する映像信号を処理す
る信号処理回路１７とＤ／Ａ変換器１９には、標準信号
時にはバーストロッククロックＢＫが標準速処理時に４
ｆｓｃで倍速処理時に８ｆｓｃで供給され、非標準時に
はラインロッククロックＬＫが標準速処理時に４ｆｓｃ
で倍速処理時に８ｆｓｃで供給され、信号に合った処理
がなされる。さらに出力処理回路１８には、標準信号時
には、４ｆｓｃのバーストロッククロックＢＫが、標準
時には４ｆｓｃのラインロッククロックＬＫが供給され
信号に合った処理ができる。

【００４０】図６は、クロック発生回路７または８の第
２の実施例を示す。本実施例が図２のクロック生成回路
７または８と異なる点は、乗算器２２に入力する比較信
号ｃを直接第２のＲＯＭから多値データとして供給する
のでなく、矩形波形成回路３３の出力を分周回路４８と
データ変換回路４９を介して、乗算器２２に供給する点
である。この際、乗算器２２の一方の基準入力信号ｒは
多値信号として入力されるので、２値の矩形波を出力す
る矩形波形成回路３３からのクロック信号を、基準入力
信号ｒと同じ周波数に分周回路４８で分周し、この２値
の分周信号をデータ変換回路４９で多値に変換して乗算
器２２に供給する。

【００４１】また、図１のクロック発生回路７および８
での発生クロック周波数としては、サブキャリア周波数
ｆｓｃの４倍または８倍以外の、例えば、８倍以上の４
の倍数倍の周波数でも良い。また、クロック発生回路７
および８内に設けるＰＬＬ発振器を構成する位相比較器
として乗算器２２を用いたが、それ以外のディジタル位
相比較器であってもなんら本発明の趣旨をそれない。

【００４２】

【発明の効果】本発明によれば、テレビジョン受信機に
おいて、クロック生成回路を全てディジタル信号処理で
構成でき、テレビジョン受信機の全ディジタル化を促進
できるとともに、入力映像信号が放送波のような標準信
号であるかＶＴＲからの厳密には基準にしたがっていな
い非標準信号であるかに拘らず、各処理ごとに最適なク
ロックで信号処理を行なうことができ、高画質映像の再
生が可能になるとともに、受信機の低コスト化にも貢献
できる。

【図面の簡単な説明】

【図１】本発明に係る映像信号処理装置の１実施例を示
す構成図。

【図２】本発明に用いられるディジタルクロック発生回
路の構成を示す図。

【図３】本発明に用いられるディジタルクロック発生回
路の動作を説明する図。

【図４】本発明に用いられるシステムクロック生成回路
の構成を示す図。

【図５】図５のシステムクロック生成回路の出力システ
ムクロックの内容を説明する図。

【図６】本発明に用いられるディジタルクロック発生回
路の第２の実施例を示す図。

【図７】従来のクロック発生回路の構成を示す図。

【図８】従来の映像信号処理装置の構成を示す図。

【符号の説明】

１ディジタル映像信号処理装置２映像信号入力端子３Ａ／Ｄ変換器４バースト信号抽出回路５同期信号分離回路６水晶発振器７，８ディジタルクロック発生回路９標準／非標準信号検出回路１０制御信号入力端子１１システムクロック生成回路１２Ｙ／Ｃ分離回路１３色復調回路１４，１６セレクタ１５データ位相補正用インタフェース回路１７信号処理回路１８出力処理回路１９Ｄ／Ａ変換器２０映像信号２１基準信号入力端子２２乗算器２３ローパスフィルタ２４，２９加算器２５基準周波数位相信号入力端子２６ディジタル周波数信号発生回路２７マスタークロック入力端子２８レジスタ３０ラッチ回路３１，３２ＲＯＭ３３矩形波形成回路３４クロック出力端子３５バーストクロック入力端子３６ラインクロック入力端子３７，３８２分周器３９標準／非標準判別信号入力端子４０，４１，４２，４３クロックセレクタ４４，４５，４６，４７システムクロック出力端子４８分周回路４９データ変換回路５１基準同期信号入力端子５２位相比較器５３ローパスフィルタ５４電圧制御発振器５５水晶発振器５６分周器５７出力端子５８映像信号入力端子５９クロック生成回路６０同期信号発生回路６１信号処理回路６２同期再生信号６３映像信号

Claims

【特許請求の範囲】

【請求項１】入力映像信号をアナログからディジタル
に変換するＡ／Ｄ変換手段と、映像信号内に含まれるバ
ースト信号および水平同期信号を分離抽出する同期信号
分離手段と、該バースト信号をもとにバースト信号に同
期した所定周波数の第１のクロックをディジタル的に発
生する第１のクロック発生手段と、前記水平同期信号を
もとに水平同期信号に同期した所定周波数の第２のクロ
ックをディジタル的に発生する第２のクロック発生手段
と、これらのクロックをもとに複数種類の信号処理用シ
ステムクロックを生成するシステムクロック生成手段
と、信号処理回路と、映像信号をディジタルからアナロ
グに変換するＤ／Ａ変換手段を設けたテレビジョン受信
機用ディジタル映像信号処理装置において、前記第１の
クロック発生手段および第２のクロック発生手段は、そ
れぞれ、ディジタル位相比較器とディジタルローパスフ
ィルタと周波数および位相を設定するデータを入力する
周波数／位相設定データ入力手段とディジタル周波数信
号発生手段とからなるディジタル形ＰＬＬ発振器と、矩
形波信号形成手段とを備えたことを特徴とするテレビジ
ョン受信機用ディジタル映像信号処理装置。
【請求項２】ディジタル形ＰＬＬ発振器は、位相比較
器がバースト信号あるいは水平同期信号の多値データが
第１の乗算入力であり、周波数信号発生手段からの多値
の周波数データ比較信号が第２の乗算入力であるディジ
タル乗算手段からなり、ディジタル周波数信号発生手段
が加算器と位相データアキュムレータと位相データを振
幅データに変換する位相−振幅データ変換器とバースト
信号あるいは水平同期信号と同一周波数の周波数データ
比較信号を出力する手段を有している請求項１に記載の
テレビジョン受信機用ディジタル映像信号処理装置。
【請求項３】入力映像信号をアナログからディジタル
に変換するＡ／Ｄ変換手段と、映像信号内に含まれるバ
ースト信号および水平同期信号を分離抽出する同期信号
分離手段と、該バースト信号をもとにバースト信号に同
期した所定周波数の第１のクロックをディジタル的に発
生する第１のクロック発生手段と、水平同期信号をもと
に水平同期信号に同期した所定周波数の第２のクロック
をディジタル的に発生する第２のクロック発生手段と、
これらのクロックをもとに複数種類の信号処理用システ
ムクロックを生成するシステムクロック生成手段と、信
号処理回路と、映像信号をディジタルからアナログに変
換するＤ／Ａ変換手段とを設けたテレビジョン受信機用
ディジタル映像信号処理装置において、入力映像信号が
標準モードの信号であるか非標準モードの信号であるか
を判別する標準／非標準信号判別手段と、標準速モード
の信号処理か倍速モードの信号処理かの種別をあらわす
信号を入力する標準速／倍速モード信号入力手段とを備
え、前記システムクロック生成手段は、第１のクロック
発生手段からのバースト信号に同期した第１のクロック
と第２のクロック生成手段からの水平同期信号に同期し
た第２のクロックをもとに、前記第１のクロックを分周
した第３のクロックと、前記第２のクロックを分周した
第４のクロックと、上記標準／非標準信号モードおよび
標準速／倍速モードに対応して、前記第１のクロックま
たは第２のクロックあるいはそれらを分周したクロック
のうちの１つを選択出力した第５のクロックと、前記第
１および第２のクロックの分周出力を上記標準／非標準
信号モードに対応して選択出力した第６のクロックとを
生成する手段であることを特徴とするテレビジョン受信
機用ディジタル映像信号処理装置。
【請求項４】前記第1のクロック発生手段からの第１
クロックおよび第２のクロック発生手段からの第２のク
ロックの周波数は、それぞれのサブキャリア周波数をｆ
ｓｃとしたとき、８ｆｓｃ以上であり、かつ、前記クロ
ック生成手段から出力される第３のクロックの周波数
は、バーストロッククロックの４ｆｓｃであり、第４の
クロックの周波数は、ラインロッククロックの４ｆｓｃ
であり、第６のクロックの周波数はバーストロッククロ
ックまたはラインロッククロックの４ｆｓｃであり、第
５のクロックの周波数は標準速モードでバーストロック
クロックまたはラインロッククロックの４ｆｓｃであ
り、倍速モードでバーストロッククロックまたはライン
ロッククロックの８ｆｓｃである請求項３に記載のテレ
ビジョン受信機用ディジタル映像信号処理装置。
【請求項５】前記システムクロック生成手段から出力
される第５クロックおよび第６のクロックは、標準信号
モード時は前記第１のクロック発生手段からの第１のク
ロック（バーストロッククロック）をもとに、非標準信
号モード時は前記第２のクロック発生手段からの第２の
クロック（ラインロッククロック）をもとに、標準速時
に分周出力を選択して出力する請求項３または請求項４
に記載のテレビジョン受信機用ディジタル映像信号処理
装置。
【請求項６】非標準信号時に前記システムクロック生
成手段からの第３のクロックおよび第４のクロックをも
とに入力映像信号の位相を補正するデータ位相補正用イ
ンタフェース回路を備えた請求項３乃至請求項５のいず
れかに記載のテレビジョン受信機用ディジタル映像信号
処理装置。
【請求項７】テレビジョン受信機用ディジタル映像信
号処理装置のクロック発生回路において、ディジタル位
相比較器とディジタルローパスフィルタと周波数および
位相を設定するデータを入力する周波数／位相設定デー
タ入力手段とディジタル周波数信号発生手段とからなる
ディジタル形ＰＬＬ発振器と、矩形波信号形成手段とを
備えたことを特徴とするクロック発生回路。
【請求項８】ディジタル形ＰＬＬ発振器は、位相比較
器がバースト信号あるいは水平同期信号の多値データが
第１の乗算入力であり、周波数信号発生手段からの多値
の周波数データ比較信号が第２の乗算入力であるディジ
タル乗算手段からなり、ディジタル周波数信号発生手段
が加算器と位相データアキュムレータと位相データを振
幅データに変換する位相−振幅データ変換器とバースト
信号あるいは水平同期信号と同一周波数の周波数データ
比較信号を出力する手段を有している請求項７に記載の
クロック生成回路。
【請求項９】テレビジョン受信機用ディジタル映像信
号処理装置のシステムクロック生成装置において、第１
のクロック発生手段からのバースト信号に同期した第１
のクロックと第２のクロック生成回路からの水平同期信
号に同期した第２のクロックをもとに、前記第１のクロ
ックを分周した第３のクロックと、前記第２のクロック
を分周した第４のクロックと、上記標準／非標準信号モ
ードおよび標準速／倍速モードに対応して、前記第１の
クロックまたは第２のクロックあるいはそれらを分周し
たクロックのうちの１つを選択出力した第５のクロック
と、前記第１および第２のクロックの分周出力を上記標
準／非標準信号モードに対応して選択出力した第６のク
ロックとを生成することを特徴とするシステムクロック
生成装置。
【請求項１０】システムクロック生成装置から出力さ
れる第３のクロックの周波数は、バーストロッククロッ
クの４ｆｓｃであり、、第４のクロックの周波数は、ラ
インロッククロックの４ｆｓｃであり、第６のクロック
の周波数はバーストロッククロックまたはラインロック
クロックの４ｆｓｃであり、第５のクロックの周波数は
標準速モードでバーストロッククロックまたはラインロ
ッククロックの４ｆｓｃであり、倍速モードでバースト
ロッククロックまたはラインロッククロックの８ｆｓｃ
である請求項９に記載のシステムクロック生成装置。
【請求項１１】システムクロック生成装置から出力さ
れる第５クロックおよび第６のクロックは、標準信号モ
ード時はバーストロッククロックをもとに、非標準信号
モード時はラインロッククロックをもとに、標準速時に
分周出力を選択して出力する請求項９または請求項１０
に記載のシステムクロック生成装置。