JPH07294952A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
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- JPH07294952A JPH07294952A JP10760194A JP10760194A JPH07294952A JP H07294952 A JPH07294952 A JP H07294952A JP 10760194 A JP10760194 A JP 10760194A JP 10760194 A JP10760194 A JP 10760194A JP H07294952 A JPH07294952 A JP H07294952A
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- display panel
- crystal display
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示パネルの内
部に残留するＤＣ電圧を速やかに除去する。 【構成】 液晶表示パネル１は所定の間隙を介して対向
配置した一対の基板と、該間隙に保持された液晶とを備
えたセル構造を有する。このセル構造は複数の液晶画素
ＬＣの集合からなる表示アレイ部と、該表示アレイ部を
駆動する周辺回路部とを備えている。この周辺回路部は
垂直ドライバ２や水平ドライバ３を含んでいる。又、周
辺回路部に結線された電源端子、接地端子及び信号入力
端子と対向電圧入力端子を含む外部接続用端子５がオン
チップ形成されている。各外部接続用端子５は０．１Ｍ
Ω〜１００ＭΩの抵抗値を有する内部抵抗配線６により
互いに共通接続されている。
部に残留するＤＣ電圧を速やかに除去する。 【構成】 液晶表示パネル１は所定の間隙を介して対向
配置した一対の基板と、該間隙に保持された液晶とを備
えたセル構造を有する。このセル構造は複数の液晶画素
ＬＣの集合からなる表示アレイ部と、該表示アレイ部を
駆動する周辺回路部とを備えている。この周辺回路部は
垂直ドライバ２や水平ドライバ３を含んでいる。又、周
辺回路部に結線された電源端子、接地端子及び信号入力
端子と対向電圧入力端子を含む外部接続用端子５がオン
チップ形成されている。各外部接続用端子５は０．１Ｍ
Ω〜１００ＭΩの抵抗値を有する内部抵抗配線６により
互いに共通接続されている。
Description
【０００１】
【産業上の利用分野】本発明は表示アレイ部に加え周辺
回路部も一体的に形成されたアクティブマトリクス型の
液晶表示パネルに関する。より詳しくは、接続用端子を
介して外部回路と連結した後表示アレイ部に残留するＤ
Ｃ電圧の除去技術に関する。
回路部も一体的に形成されたアクティブマトリクス型の
液晶表示パネルに関する。より詳しくは、接続用端子を
介して外部回路と連結した後表示アレイ部に残留するＤ
Ｃ電圧の除去技術に関する。
【０００２】
【従来の技術】図４を参照して、従来の液晶表示パネル
の一般的な構成を簡潔に説明する。図示する様に液晶表
示パネルは、所定の間隙を介して対向配置した一対の基
板１０１，１０２と、該間隙に保持された液晶１０３と
からなるセル構造を有している。下側の基板１０１の内
表面には画素電極１０４がマトリクス状に形成されてい
る。又、個々の画素電極１０４を駆動する薄膜トランジ
スタ１０５も集積形成されている。さらに、行状のゲー
トラインＸ及び列状の信号ラインＹも形成されている。
個々の薄膜トランジスタ１０５のゲート電極は対応する
ゲートラインＸに接続され、同じくソース電極は信号ラ
インＹに接続され、ドレイン電極は対応する画素電極１
０４に接続されている。一方上側の基板１０２の内表面
には対向電極（図示せず）が形成されている。個々の画
素電極１０４と対向電極との間で複数の液晶画素の集合
が規定され、表示アレイ部１０６を構成する。
の一般的な構成を簡潔に説明する。図示する様に液晶表
示パネルは、所定の間隙を介して対向配置した一対の基
板１０１，１０２と、該間隙に保持された液晶１０３と
からなるセル構造を有している。下側の基板１０１の内
表面には画素電極１０４がマトリクス状に形成されてい
る。又、個々の画素電極１０４を駆動する薄膜トランジ
スタ１０５も集積形成されている。さらに、行状のゲー
トラインＸ及び列状の信号ラインＹも形成されている。
個々の薄膜トランジスタ１０５のゲート電極は対応する
ゲートラインＸに接続され、同じくソース電極は信号ラ
インＹに接続され、ドレイン電極は対応する画素電極１
０４に接続されている。一方上側の基板１０２の内表面
には対向電極（図示せず）が形成されている。個々の画
素電極１０４と対向電極との間で複数の液晶画素の集合
が規定され、表示アレイ部１０６を構成する。
【０００３】さらに下側の基板１０１には表示アレイ部
１０６を駆動する周辺回路部が形成されており、垂直ド
ライバ１０７Ｘや水平ドライバ１０７Ｙを含んでいる。
垂直ドライバ１０７Ｘは線順次でゲートラインＸを走査
し、行毎に薄膜トランジスタ１０５を開閉制御する。一
方、水平ドライバ１０７Ｙは信号ラインＹを介してオン
状態にある薄膜トランジスタ１０５を通じ映像信号を各
液晶画素に書き込む。
１０６を駆動する周辺回路部が形成されており、垂直ド
ライバ１０７Ｘや水平ドライバ１０７Ｙを含んでいる。
垂直ドライバ１０７Ｘは線順次でゲートラインＸを走査
し、行毎に薄膜トランジスタ１０５を開閉制御する。一
方、水平ドライバ１０７Ｙは信号ラインＹを介してオン
状態にある薄膜トランジスタ１０５を通じ映像信号を各
液晶画素に書き込む。
【０００４】下側の基板１０１にはさらに外部接続用端
子１０８がオンチップ形成されており、前述した周辺回
路部に結線される電源端子、接地端子、信号入力端子及
び対向電極に接続される対向電圧入力端子等を含んでい
る。
子１０８がオンチップ形成されており、前述した周辺回
路部に結線される電源端子、接地端子、信号入力端子及
び対向電極に接続される対向電圧入力端子等を含んでい
る。
【０００５】図５は図４に示した液晶表示パネルを組み
込んだディスプレイセットの一例を示す。このディスプ
レイセットは液晶表示パネル２０１に加え、デコーダ／
ドライバ２０２、タイミングジェネレータ２０３、電圧
回路２０４等を含んでいる。デコーダ／ドライバ２０２
は外部から入力されたビデオ信号ＶＩＤＥＯをデコード
し同期信号ＳＹＮＣと映像信号を分離する。映像信号は
さらに内部処理された後反転信号ＦＲＰに同期して交流
化され、液晶表示パネル２０１の駆動に適したＲＧＢ三
原色毎の映像信号Ｖｓｉｇが出力される。一方タイミン
グジェネレータ２０３はデコーダ／ドライバ２０２から
入力された同期信号ＳＹＮＣに応じて種々のタイミング
信号ＨＳＴ，ＨＣＫ１，ＨＣＫ２，ＶＳＴ，ＶＣＫ１，
ＶＣＫ２等を作成する。又、前述した様に反転信号ＦＲ
Ｐを作成しデコーダ／ドライバ２０２に入力する。電圧
回路２０４は最適に設定された対向電圧Ｖｃｏｍを作成
し液晶表示パネル２０１側に入力する。
込んだディスプレイセットの一例を示す。このディスプ
レイセットは液晶表示パネル２０１に加え、デコーダ／
ドライバ２０２、タイミングジェネレータ２０３、電圧
回路２０４等を含んでいる。デコーダ／ドライバ２０２
は外部から入力されたビデオ信号ＶＩＤＥＯをデコード
し同期信号ＳＹＮＣと映像信号を分離する。映像信号は
さらに内部処理された後反転信号ＦＲＰに同期して交流
化され、液晶表示パネル２０１の駆動に適したＲＧＢ三
原色毎の映像信号Ｖｓｉｇが出力される。一方タイミン
グジェネレータ２０３はデコーダ／ドライバ２０２から
入力された同期信号ＳＹＮＣに応じて種々のタイミング
信号ＨＳＴ，ＨＣＫ１，ＨＣＫ２，ＶＳＴ，ＶＣＫ１，
ＶＣＫ２等を作成する。又、前述した様に反転信号ＦＲ
Ｐを作成しデコーダ／ドライバ２０２に入力する。電圧
回路２０４は最適に設定された対向電圧Ｖｃｏｍを作成
し液晶表示パネル２０１側に入力する。
【０００６】液晶表示パネル２０１は図４に示した様に
種々の外部接続用端子１０８を介してデコーダ／ドライ
バ２０２、タイミングジェネレータ２０３、電圧回路２
０４、電源回路（図示せず）等から所定の電圧や信号を
受け入れる。即ち、電源電圧ＶＤＤ及び接地電圧ＶＳＳ
が周辺回路部に供給される。又最適に設定された対向電
圧Ｖｃｏｍが上側の基板１０２の内表面に形成された対
向電極に印加される。さらに、ＲＧＢ毎の映像信号Ｖｓ
ｉｇが水平ドライバ１０７Ｙに供給される。加えて、水
平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫ１，
ＨＣＫ２が水平ドライバ１０７Ｙに供給される。同様
に、垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣ
Ｋ１，ＶＣＫ２が垂直ドライバ１０７Ｘに供給される。
種々の外部接続用端子１０８を介してデコーダ／ドライ
バ２０２、タイミングジェネレータ２０３、電圧回路２
０４、電源回路（図示せず）等から所定の電圧や信号を
受け入れる。即ち、電源電圧ＶＤＤ及び接地電圧ＶＳＳ
が周辺回路部に供給される。又最適に設定された対向電
圧Ｖｃｏｍが上側の基板１０２の内表面に形成された対
向電極に印加される。さらに、ＲＧＢ毎の映像信号Ｖｓ
ｉｇが水平ドライバ１０７Ｙに供給される。加えて、水
平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫ１，
ＨＣＫ２が水平ドライバ１０７Ｙに供給される。同様
に、垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣ
Ｋ１，ＶＣＫ２が垂直ドライバ１０７Ｘに供給される。
【０００７】
【発明が解決しようとする課題】従来、図４に示した外
部接続用端子１０８は入力保護回路に含まれるトランジ
スタの逆方向抵抗程度の超高抵抗でＶＳＳラインに接続
されているに過ぎない。従ってディスプレイセットの実
装以前に検査工程段階等で液晶表示パネルに種々の信号
や電圧を印加して動作テスト等を行なった後、液晶表示
パネルを外部回路から切り離すと表示アレイ部に映像信
号が保持されたまま残留してしまう。この為、各液晶画
素にはＤＣ電圧が残り、液晶に直流が印加された状態が
続く。これにより基板の内表面に形成された液晶配向膜
が分極し最適対向電圧Ｖｃｏｍのシフトを引き起し例え
ば焼き付きを生じさせる原因ともなっている。以上の問
題点につき図６を参照してさらに説明を加える。図６は
１画素分に対応する等価回路を表わしており、（Ａ）は
外部回路を接続して駆動した状態を表わし、（Ｂ）は外
部回路が切り離された状態を表わしている。（Ａ）に示
す様に液晶画素ＬＣの一端側は等価的に対向電極ＣＯＭ
に接続され、他端側はスイッチング用薄膜トランジスタ
Ｔｒのドレイン電極に接続される。又各液晶画素ＬＣに
対応して補助容量Ｃｓも設けられており、その一端は補
助ラインに接続するとともに他端は薄膜トランジスタＴ
ｒのドレイン電極に接続している。薄膜トランジスタＴ
ｒのゲート電極は前述した様にゲートラインＸに接続さ
れ、ソース電極は対応する信号ラインＹに接続される。
かかる構成において対向電極ＣＯＭには最適に設定され
た対向電圧Ｖｃｏｍが印加される。一方、液晶画素ＬＣ
の画素電極側には薄膜トランジスタＴｒを介して映像信
号Ｖｓｉｇが書き込まれる。この書き込みが終わった後
ゲートラインＸの電位は０Ｖになり薄膜トランジスタＴ
ｒがオフ状態になる為液晶画素ＬＣに書き込まれた映像
信号Ｖｓｉｇが保持される。一般に液晶画素ＬＣは交流
駆動され、映像信号Ｖｓｉｇは所定の基準電位を中心に
して一水平期間毎あるいは１フレーム毎に極性反転す
る。一方対向電圧Ｖｃｏｍは略映像信号Ｖｓｉｇの基準
電位近傍に設定されており、液晶画素ＬＣに直流電圧が
印加されない様最適化されている。
部接続用端子１０８は入力保護回路に含まれるトランジ
スタの逆方向抵抗程度の超高抵抗でＶＳＳラインに接続
されているに過ぎない。従ってディスプレイセットの実
装以前に検査工程段階等で液晶表示パネルに種々の信号
や電圧を印加して動作テスト等を行なった後、液晶表示
パネルを外部回路から切り離すと表示アレイ部に映像信
号が保持されたまま残留してしまう。この為、各液晶画
素にはＤＣ電圧が残り、液晶に直流が印加された状態が
続く。これにより基板の内表面に形成された液晶配向膜
が分極し最適対向電圧Ｖｃｏｍのシフトを引き起し例え
ば焼き付きを生じさせる原因ともなっている。以上の問
題点につき図６を参照してさらに説明を加える。図６は
１画素分に対応する等価回路を表わしており、（Ａ）は
外部回路を接続して駆動した状態を表わし、（Ｂ）は外
部回路が切り離された状態を表わしている。（Ａ）に示
す様に液晶画素ＬＣの一端側は等価的に対向電極ＣＯＭ
に接続され、他端側はスイッチング用薄膜トランジスタ
Ｔｒのドレイン電極に接続される。又各液晶画素ＬＣに
対応して補助容量Ｃｓも設けられており、その一端は補
助ラインに接続するとともに他端は薄膜トランジスタＴ
ｒのドレイン電極に接続している。薄膜トランジスタＴ
ｒのゲート電極は前述した様にゲートラインＸに接続さ
れ、ソース電極は対応する信号ラインＹに接続される。
かかる構成において対向電極ＣＯＭには最適に設定され
た対向電圧Ｖｃｏｍが印加される。一方、液晶画素ＬＣ
の画素電極側には薄膜トランジスタＴｒを介して映像信
号Ｖｓｉｇが書き込まれる。この書き込みが終わった後
ゲートラインＸの電位は０Ｖになり薄膜トランジスタＴ
ｒがオフ状態になる為液晶画素ＬＣに書き込まれた映像
信号Ｖｓｉｇが保持される。一般に液晶画素ＬＣは交流
駆動され、映像信号Ｖｓｉｇは所定の基準電位を中心に
して一水平期間毎あるいは１フレーム毎に極性反転す
る。一方対向電圧Ｖｃｏｍは略映像信号Ｖｓｉｇの基準
電位近傍に設定されており、液晶画素ＬＣに直流電圧が
印加されない様最適化されている。
【０００８】（Ｂ）は外部回路を切り離した状態を表わ
しており、ゲートラインＸ、信号ラインＹ、対向電極Ｃ
ＯＭ、補助ライン等は全てフローティング状態となる。
この為、液晶画素ＬＣに書き込まれた映像信号の電荷が
残留し、液晶にＤＣ成分が印加されたままの状態が続
く。これにより配向膜等が分極し最適対向電圧Ｖｃｏｍ
のシフトを引き起し焼き付き等を生じさせる原因になっ
ている。
しており、ゲートラインＸ、信号ラインＹ、対向電極Ｃ
ＯＭ、補助ライン等は全てフローティング状態となる。
この為、液晶画素ＬＣに書き込まれた映像信号の電荷が
残留し、液晶にＤＣ成分が印加されたままの状態が続
く。これにより配向膜等が分極し最適対向電圧Ｖｃｏｍ
のシフトを引き起し焼き付き等を生じさせる原因になっ
ている。
【０００９】なお液晶表示パネルの帯電防止に関する関
連技術としては、例えば特公平３−５４４７５号公報に
記載がある。この公報では、外部から印加される静電気
に対して内部の画素駆動用薄膜トランジスタを保護する
為、信号ラインやゲートラインに高抵抗素子を直列に接
続している。しかしながら、この従来技術では外部から
印加される静電気に対して内部回路を保護する事ができ
る一方、内部回路に残留したＤＣ成分を除去する事はで
きない。
連技術としては、例えば特公平３−５４４７５号公報に
記載がある。この公報では、外部から印加される静電気
に対して内部の画素駆動用薄膜トランジスタを保護する
為、信号ラインやゲートラインに高抵抗素子を直列に接
続している。しかしながら、この従来技術では外部から
印加される静電気に対して内部回路を保護する事ができ
る一方、内部回路に残留したＤＣ成分を除去する事はで
きない。
【００１０】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はアクティブマトリクス型の液晶表示
パネル内部に残留したＤＣ成分を速やかに除去する事を
目的とする。かかる目的を達成する為に以下の手段を講
じた。即ち本発明にかかる液晶表示パネルは基本的な構
成として、所定の間隙を介して対向配置した一対の基板
と該間隙に保持された液晶とを備えたセル構造を有す
る。又このセル構造は複数の液晶画素の集合からなる表
示アレイ部と、該表示アレイ部を駆動する周辺回路部
と、該周辺回路部に結線された電源端子、接地端子及び
信号入力端子と対向電圧入力端子を含む外部接続用端子
とがオンチップ形成されている。本発明の特徴事項とし
て、各外部接続用端子は０．１ＭΩ〜１００ＭΩの抵抗
値を有する内部抵抗配線により互いに共通接続されてい
る。好ましくは前記内部抵抗配線はおよそ１ＭΩの抵抗
値を有する。前記内部抵抗配線は例えばパタニングされ
たポリシリコン膜からなる。各外部接続用端子は例えば
基板に配設された接地ラインを介して互いに共通接続さ
れている。
題に鑑み、本発明はアクティブマトリクス型の液晶表示
パネル内部に残留したＤＣ成分を速やかに除去する事を
目的とする。かかる目的を達成する為に以下の手段を講
じた。即ち本発明にかかる液晶表示パネルは基本的な構
成として、所定の間隙を介して対向配置した一対の基板
と該間隙に保持された液晶とを備えたセル構造を有す
る。又このセル構造は複数の液晶画素の集合からなる表
示アレイ部と、該表示アレイ部を駆動する周辺回路部
と、該周辺回路部に結線された電源端子、接地端子及び
信号入力端子と対向電圧入力端子を含む外部接続用端子
とがオンチップ形成されている。本発明の特徴事項とし
て、各外部接続用端子は０．１ＭΩ〜１００ＭΩの抵抗
値を有する内部抵抗配線により互いに共通接続されてい
る。好ましくは前記内部抵抗配線はおよそ１ＭΩの抵抗
値を有する。前記内部抵抗配線は例えばパタニングされ
たポリシリコン膜からなる。各外部接続用端子は例えば
基板に配設された接地ラインを介して互いに共通接続さ
れている。
【００１１】
【作用】本発明によれば液晶表示パネルの各外部接続用
端子は内部抵抗配線により互いに共通接続されている。
全ての外部接続用端子は外部回路から切り離された途端
例えば接地ラインと同電位となる。この為、表示アレイ
部に含まれるゲートライン、信号ラインも接地レベルと
なり、対向電極も同じく接地レベルになる。従って、表
示アレイ部には何ら映像信号は保持されず、液晶画素に
ＤＣ電圧が持続的に印加される惧れがない。これにより
表示アレイ部における分極は発生せず最適な対向電圧Ｖ
ｃｏｍもシフトしない。この内部抵抗配線の抵抗値は液
晶表示パネルの動作及び検査工程上問題を生じない範囲
に設定する必要がある。従って、本発明では内部抵抗配
線の抵抗値は０．１ＭΩ〜１００ＭΩの間に設定されて
いる。０．１ＭΩ以下では例えばＲＧＢ各色の映像信号
間で干渉が生じる惧れがある。又、電源ラインと接地ラ
インとの間でμＡオーダのリーク電流が生じ消費電力が
増加する為適当でない。一方、内部抵抗配線の抵抗値を
１００ＭΩ以上に設定するとＤＣ電圧の緩和に長時間を
要し実際的ではない。なお本発明では外部接続用端子を
全て内部抵抗配線でショートする必要はなく、例えば電
源端子、接地端子、信号入力端子及び対向電圧入力端子
を共通接続すれば十分な効果を得られる事も多い。
端子は内部抵抗配線により互いに共通接続されている。
全ての外部接続用端子は外部回路から切り離された途端
例えば接地ラインと同電位となる。この為、表示アレイ
部に含まれるゲートライン、信号ラインも接地レベルと
なり、対向電極も同じく接地レベルになる。従って、表
示アレイ部には何ら映像信号は保持されず、液晶画素に
ＤＣ電圧が持続的に印加される惧れがない。これにより
表示アレイ部における分極は発生せず最適な対向電圧Ｖ
ｃｏｍもシフトしない。この内部抵抗配線の抵抗値は液
晶表示パネルの動作及び検査工程上問題を生じない範囲
に設定する必要がある。従って、本発明では内部抵抗配
線の抵抗値は０．１ＭΩ〜１００ＭΩの間に設定されて
いる。０．１ＭΩ以下では例えばＲＧＢ各色の映像信号
間で干渉が生じる惧れがある。又、電源ラインと接地ラ
インとの間でμＡオーダのリーク電流が生じ消費電力が
増加する為適当でない。一方、内部抵抗配線の抵抗値を
１００ＭΩ以上に設定するとＤＣ電圧の緩和に長時間を
要し実際的ではない。なお本発明では外部接続用端子を
全て内部抵抗配線でショートする必要はなく、例えば電
源端子、接地端子、信号入力端子及び対向電圧入力端子
を共通接続すれば十分な効果を得られる事も多い。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる液晶表示パネル
の一例を示す模式的な回路図である。図示する様に液晶
表示パネル１の基板上には表示アレイ部と周辺回路部と
複数の外部接続用端子とがオンチップ形成されている。
表示アレイ部には複数の液晶画素ＬＣが行列状に設けら
れている。又個々の液晶画素ＬＣをスイッチング駆動す
る為の薄膜トランジスタＴｒも集積形成されている。さ
らに行状のゲートラインＸと列状の信号ラインＹも配線
されている。
詳細に説明する。図１は本発明にかかる液晶表示パネル
の一例を示す模式的な回路図である。図示する様に液晶
表示パネル１の基板上には表示アレイ部と周辺回路部と
複数の外部接続用端子とがオンチップ形成されている。
表示アレイ部には複数の液晶画素ＬＣが行列状に設けら
れている。又個々の液晶画素ＬＣをスイッチング駆動す
る為の薄膜トランジスタＴｒも集積形成されている。さ
らに行状のゲートラインＸと列状の信号ラインＹも配線
されている。
【００１３】次に周辺回路部には垂直ドライバ２と水平
ドライバ３と水平スイッチＨＳＷが形成されている。垂
直ドライバ２は各ゲートラインＸに接続されており線順
次走査により行毎に液晶画素ＬＣを選択する。一方水平
スイッチＨＳＷは各信号ラインＹの端部に接続されてお
り、ビデオライン４を介してＲＧＢ三原色毎の映像信号
Ｖｓｉｇの供給を受ける。水平ドライバ３は各水平スイ
ッチＨＳＷを順次開閉制御し映像信号Ｖｓｉｇを各信号
ラインＹにサンプリングする。サンプリングされた映像
信号は選択された薄膜トランジスタＴｒを介して対応す
る液晶画素ＬＣに書き込まれる。
ドライバ３と水平スイッチＨＳＷが形成されている。垂
直ドライバ２は各ゲートラインＸに接続されており線順
次走査により行毎に液晶画素ＬＣを選択する。一方水平
スイッチＨＳＷは各信号ラインＹの端部に接続されてお
り、ビデオライン４を介してＲＧＢ三原色毎の映像信号
Ｖｓｉｇの供給を受ける。水平ドライバ３は各水平スイ
ッチＨＳＷを順次開閉制御し映像信号Ｖｓｉｇを各信号
ラインＹにサンプリングする。サンプリングされた映像
信号は選択された薄膜トランジスタＴｒを介して対応す
る液晶画素ＬＣに書き込まれる。
【００１４】最後に外部接続用端子５は電源端子、接地
端子、信号入力端子及び対向電圧入力端子を含んでお
り、夫々所定の信号や電圧を受け入れる。例えば、３本
のビデオライン４に結線された信号入力端子には映像信
号ＶｓｉｇがＲＧＢ毎に供給される。又水平ドライバ３
に結線された信号入力端子には水平スタート信号ＨＳＴ
や水平クロック信号ＨＣＫ１，ＨＣＫ２が供給される。
対向電極ＣＯＭに結線された対向電圧入力端子には最適
対向電圧Ｖｃｏｍが印加される。垂直ドライバ２及び水
平ドライバ３に結線された電源端子には電源電圧ＶＤＤ
が印加される。同様に垂直ドライバ２及び水平ドライバ
３に結線された接地端子には接地電圧ＶＳＳが印加され
る。最後に垂直ドライバ２に結線された信号入力端子に
は垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣＫ
１，ＶＣＫ２が印加される。
端子、信号入力端子及び対向電圧入力端子を含んでお
り、夫々所定の信号や電圧を受け入れる。例えば、３本
のビデオライン４に結線された信号入力端子には映像信
号ＶｓｉｇがＲＧＢ毎に供給される。又水平ドライバ３
に結線された信号入力端子には水平スタート信号ＨＳＴ
や水平クロック信号ＨＣＫ１，ＨＣＫ２が供給される。
対向電極ＣＯＭに結線された対向電圧入力端子には最適
対向電圧Ｖｃｏｍが印加される。垂直ドライバ２及び水
平ドライバ３に結線された電源端子には電源電圧ＶＤＤ
が印加される。同様に垂直ドライバ２及び水平ドライバ
３に結線された接地端子には接地電圧ＶＳＳが印加され
る。最後に垂直ドライバ２に結線された信号入力端子に
は垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣＫ
１，ＶＣＫ２が印加される。
【００１５】本発明の特徴事項として上述した外部接続
用端子５は内部抵抗配線６により互いに共通接続されて
いる。この内部抵抗配線６は０．１ＭΩ〜１００ＭΩの
抵抗値を有する。抵抗値が０．１ＭΩ以下の場合にはＲ
ＧＢ毎の映像信号Ｖｓｉｇの間で干渉が生じる惧れがあ
る。又、電源ラインと接地ラインの間でμＡオーダのリ
ーク電流が流れる為消費電力の観点から不利になる。一
方内部抵抗配線６の抵抗値が１００ＭΩ以上になると表
示アレイ部に残留にしたＤＣ電圧の緩和に時間がかかり
実際的ではない。本実施例ではこの内部抵抗配線６の抵
抗値はおよそ１ＭΩに設定されている。又内部抵抗配線
６はパタニングされたポリシリコン膜を用いている。こ
のポリシリコン膜はスイッチング用薄膜トランジスタＴ
ｒの素子領域やゲート電極に用いられる為工程上の負担
はそれ程増加しない。本実施例では各外部接続用端子は
基板に配設された接地ライン７を介して互いに共通接続
されている。なお本実施例では全ての外部接続用端子５
を接地ライン７に内部抵抗配線６を介して接続している
が、場合によっては一部分だけでも所望の効果を奏す
る。少なくとも映像信号入力端子、電源端子、接地端
子、対向電圧入力端子を共通接続すれば十分な場合も多
い。
用端子５は内部抵抗配線６により互いに共通接続されて
いる。この内部抵抗配線６は０．１ＭΩ〜１００ＭΩの
抵抗値を有する。抵抗値が０．１ＭΩ以下の場合にはＲ
ＧＢ毎の映像信号Ｖｓｉｇの間で干渉が生じる惧れがあ
る。又、電源ラインと接地ラインの間でμＡオーダのリ
ーク電流が流れる為消費電力の観点から不利になる。一
方内部抵抗配線６の抵抗値が１００ＭΩ以上になると表
示アレイ部に残留にしたＤＣ電圧の緩和に時間がかかり
実際的ではない。本実施例ではこの内部抵抗配線６の抵
抗値はおよそ１ＭΩに設定されている。又内部抵抗配線
６はパタニングされたポリシリコン膜を用いている。こ
のポリシリコン膜はスイッチング用薄膜トランジスタＴ
ｒの素子領域やゲート電極に用いられる為工程上の負担
はそれ程増加しない。本実施例では各外部接続用端子は
基板に配設された接地ライン７を介して互いに共通接続
されている。なお本実施例では全ての外部接続用端子５
を接地ライン７に内部抵抗配線６を介して接続している
が、場合によっては一部分だけでも所望の効果を奏す
る。少なくとも映像信号入力端子、電源端子、接地端
子、対向電圧入力端子を共通接続すれば十分な場合も多
い。
【００１６】図２は、図１に示した液晶表示パネルの模
式的な部分断面図である。図示する様に液晶表示パネル
は所定の間隙を介して対向配置した一対の基板１１，１
２と、該間隙に保持された液晶１３とからなるセル構造
を有している。下側の基板１１の内表面には前述した画
素スイッチング用の薄膜トランジスタＴｒが集積形成さ
れている。この薄膜トランジスタＴｒはドレイン領域Ｄ
及びソース領域Ｓが形成された第１ポリシリコン膜１４
と、ゲート絶縁膜を介してその上にパタニング形成され
た第２ポシリコン膜１５とで構成されている。なお、ゲ
ート電極１５は前述したゲートラインＸに接続してい
る。かかる構成を有する薄膜トランジスタＴｒは第１層
間絶縁膜１６により被覆されている。第１層間絶縁膜１
６の上にはアルミニウム等からなる配線１７がパタニン
グ形成されておりコンタクトホールを介して薄膜トラン
ジスタＴｒのソース領域Ｓに導通している。この配線１
７は前述した信号ラインＹに接続している。さらに第２
層間絶縁膜１８を介してＩＴＯ等からなる画素電極１９
がパタニング形成されている。この画素電極１９は薄膜
トランジスタＴｒのドレイン領域Ｄにコンタクトホール
を介して導通している。さらに画素電極１９の表面はポ
リイミド等からなる配向膜２０により被覆されている。
式的な部分断面図である。図示する様に液晶表示パネル
は所定の間隙を介して対向配置した一対の基板１１，１
２と、該間隙に保持された液晶１３とからなるセル構造
を有している。下側の基板１１の内表面には前述した画
素スイッチング用の薄膜トランジスタＴｒが集積形成さ
れている。この薄膜トランジスタＴｒはドレイン領域Ｄ
及びソース領域Ｓが形成された第１ポリシリコン膜１４
と、ゲート絶縁膜を介してその上にパタニング形成され
た第２ポシリコン膜１５とで構成されている。なお、ゲ
ート電極１５は前述したゲートラインＸに接続してい
る。かかる構成を有する薄膜トランジスタＴｒは第１層
間絶縁膜１６により被覆されている。第１層間絶縁膜１
６の上にはアルミニウム等からなる配線１７がパタニン
グ形成されておりコンタクトホールを介して薄膜トラン
ジスタＴｒのソース領域Ｓに導通している。この配線１
７は前述した信号ラインＹに接続している。さらに第２
層間絶縁膜１８を介してＩＴＯ等からなる画素電極１９
がパタニング形成されている。この画素電極１９は薄膜
トランジスタＴｒのドレイン領域Ｄにコンタクトホール
を介して導通している。さらに画素電極１９の表面はポ
リイミド等からなる配向膜２０により被覆されている。
【００１７】一方上側の基板１２の内表面には対向電極
２１と、同じくポリイミド等からなる配向膜２２が重ね
て成膜されている。
２１と、同じくポリイミド等からなる配向膜２２が重ね
て成膜されている。
【００１８】画素電極１９と対向電極２１との間に挟持
された液晶１３により個々の液晶画素が構成される。こ
の液晶画素を駆動する場合には薄膜トランジスタＴｒを
介して画素電極１９に映像信号Ｖｓｉｇが書き込まれ
る。一方、対向電極２１には最適対向電圧Ｖｃｏｍが印
加されている。従って両者の電位差に応じて所定のＤＣ
成分が印加されこれに応じて液晶１３の透過率が変化す
る。今仮に外部回路を切り離した後にもＤＣ電圧が残留
しているとすると、配向膜２０，２２に分極が生じる。
これにより最適対向電圧Ｖｃｏｍのシフトを引き起し焼
き付きを生じさせる原因になる。この点に鑑み本発明で
は各外部接続用端子を接地ラインを介して内部抵抗配線
により共通接続している。従って外部回路から液晶表示
パネルを切り離した途端全ての配線が接地ラインと同電
位になる。この為表示アレイ部に設けられたゲートライ
ン及び信号ラインも接地ラインと同電位となり、且つ対
向電極も接地ラインと同電位になる。従って表示アレイ
部には何らＤＣ電圧は保持されず、液晶１３にＤＣ電圧
が印加されない。この動作によって配向膜２０，２２等
の分極は発生せず最適Ｖｃｏｍもシフトしない。
された液晶１３により個々の液晶画素が構成される。こ
の液晶画素を駆動する場合には薄膜トランジスタＴｒを
介して画素電極１９に映像信号Ｖｓｉｇが書き込まれ
る。一方、対向電極２１には最適対向電圧Ｖｃｏｍが印
加されている。従って両者の電位差に応じて所定のＤＣ
成分が印加されこれに応じて液晶１３の透過率が変化す
る。今仮に外部回路を切り離した後にもＤＣ電圧が残留
しているとすると、配向膜２０，２２に分極が生じる。
これにより最適対向電圧Ｖｃｏｍのシフトを引き起し焼
き付きを生じさせる原因になる。この点に鑑み本発明で
は各外部接続用端子を接地ラインを介して内部抵抗配線
により共通接続している。従って外部回路から液晶表示
パネルを切り離した途端全ての配線が接地ラインと同電
位になる。この為表示アレイ部に設けられたゲートライ
ン及び信号ラインも接地ラインと同電位となり、且つ対
向電極も接地ラインと同電位になる。従って表示アレイ
部には何らＤＣ電圧は保持されず、液晶１３にＤＣ電圧
が印加されない。この動作によって配向膜２０，２２等
の分極は発生せず最適Ｖｃｏｍもシフトしない。
【００１９】図３は残留ＤＣ電圧と経過時間との関係を
示すグラフである。共通接続用の内部抵抗配線を用いな
い従来構造では自然放電等により残留ＤＣ電圧は極めて
緩慢に低下する。これに対し、各外部接続用端子を内部
抵抗配線で共通接続した本発明の構成では、外部回路を
切り離した途端速やかに残留ＤＣ電圧が減少する。
示すグラフである。共通接続用の内部抵抗配線を用いな
い従来構造では自然放電等により残留ＤＣ電圧は極めて
緩慢に低下する。これに対し、各外部接続用端子を内部
抵抗配線で共通接続した本発明の構成では、外部回路を
切り離した途端速やかに残留ＤＣ電圧が減少する。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、各
外部接続用端子を内部抵抗配線により互いに共通接続す
る事により、表示アレイ部に残留したＤＣ電圧を速やか
に除去する事が可能になるという効果がある。従って、
検査工程段階等で液晶表示パネルから外部測定回路を自
由に切り離す事が可能になる。又、検査工程段階や組み
立て工程段階で液晶表示パネルをどの様に取り扱っても
常に最適Ｖｃｏｍがシフトする惧れがない。又、内部抵
抗配線は非常に簡単な構成でありプロセス上も特に追加
の工程を要しないという効果がある。
外部接続用端子を内部抵抗配線により互いに共通接続す
る事により、表示アレイ部に残留したＤＣ電圧を速やか
に除去する事が可能になるという効果がある。従って、
検査工程段階等で液晶表示パネルから外部測定回路を自
由に切り離す事が可能になる。又、検査工程段階や組み
立て工程段階で液晶表示パネルをどの様に取り扱っても
常に最適Ｖｃｏｍがシフトする惧れがない。又、内部抵
抗配線は非常に簡単な構成でありプロセス上も特に追加
の工程を要しないという効果がある。
【図１】本発明にかかる液晶表示パネルの基本的な構成
を示す回路図である。
を示す回路図である。
【図２】図１に示した液晶表示パネルの部分断面図であ
る。
る。
【図３】残留ＤＣ電圧と経過時間との関係を示すグラフ
である。
である。
【図４】従来の液晶表示パネルの一般的な構成を示す模
式的な斜視図である。
式的な斜視図である。
【図５】液晶表示パネルを組み込んだディスプレイセッ
トの一例を示すブロック図である。
トの一例を示すブロック図である。
【図６】従来の液晶表示パネルの課題説明に供する等価
回路図である。
回路図である。
１ 液晶表示パネル ２ 垂直ドライバ ３ 水平ドライバ ５ 外部接続用端子 ６ 内部抵抗配線 ７ 接地ライン
Claims (4)
- 【請求項１】 所定の間隙を介して対向配置した一対の
基板と、該間隙に保持された液晶とを備えたセル構造を
有し、 複数の液晶画素の集合からなる表示アレイ部と、該表示
アレイ部を駆動する周辺回路部と、該周辺回路部に結線
された電源端子、接地端子及び信号入力端子と、対向電
圧入力端子を含む外部接続用端子とがオンチップ形成さ
れた液晶表示パネルであって、 各外部接続用端子は０．１ＭΩ〜１００ＭΩの抵抗値を
有する内部抵抗配線により互いに共通接続されている事
を特徴とする液晶表示パネル。 - 【請求項２】 前記内部抵抗配線はおよそ１ＭΩの抵抗
値を有する事を特徴とする請求項１記載の液晶表示パネ
ル。 - 【請求項３】 前記内部抵抗配線はパタニングされたポ
リシリコン膜からなる事を特徴とする請求項１記載の液
晶表示パネル。 - 【請求項４】 各外部接続用端子は基板に配設された接
地ラインを介して互いに共通接続されている事を特徴と
する請求項１記載の液晶表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10760194A JP3240829B2 (ja) | 1994-04-22 | 1994-04-22 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10760194A JP3240829B2 (ja) | 1994-04-22 | 1994-04-22 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07294952A true JPH07294952A (ja) | 1995-11-10 |
| JP3240829B2 JP3240829B2 (ja) | 2001-12-25 |
Family
ID=14463311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10760194A Expired - Lifetime JP3240829B2 (ja) | 1994-04-22 | 1994-04-22 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240829B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049637A (ja) * | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| JP2005284057A (ja) * | 2004-03-30 | 2005-10-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP2009199096A (ja) * | 2009-06-03 | 2009-09-03 | Seiko Epson Corp | 電気光学装置および電子機器 |
| US7903186B2 (en) | 2005-02-17 | 2011-03-08 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
| US11151915B2 (en) | 2019-10-15 | 2021-10-19 | Seiko Epson Corporation | Electro-optical device, electronic apparatus, and inspection method for electro-optical device |
| US11487176B2 (en) | 2019-10-07 | 2022-11-01 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US11682327B2 (en) | 2021-02-15 | 2023-06-20 | Seiko Epson Corporation | Substrate for electro-optical device, electro-optical device, and electronic apparatus, method for manufacturing electro-optical device, and inspection circuit |
-
1994
- 1994-04-22 JP JP10760194A patent/JP3240829B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005049637A (ja) * | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| US7408535B2 (en) | 2003-07-29 | 2008-08-05 | Seiko Epson Corporation | Driving circuit, method for protecting the same, electro-optical apparatus, and electronic apparatus |
| JP2005284057A (ja) * | 2004-03-30 | 2005-10-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP4639623B2 (ja) * | 2004-03-30 | 2011-02-23 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| US7903186B2 (en) | 2005-02-17 | 2011-03-08 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
| JP2009199096A (ja) * | 2009-06-03 | 2009-09-03 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP4626712B2 (ja) * | 2009-06-03 | 2011-02-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| US11487176B2 (en) | 2019-10-07 | 2022-11-01 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US11151915B2 (en) | 2019-10-15 | 2021-10-19 | Seiko Epson Corporation | Electro-optical device, electronic apparatus, and inspection method for electro-optical device |
| US11682327B2 (en) | 2021-02-15 | 2023-06-20 | Seiko Epson Corporation | Substrate for electro-optical device, electro-optical device, and electronic apparatus, method for manufacturing electro-optical device, and inspection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240829B2 (ja) | 2001-12-25 |
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