JPH0728322B2 - 全２重モデムおよび送信側および受信側の手続の実行をスケジューリングする方法 - Google Patents
全２重モデムおよび送信側および受信側の手続の実行をスケジューリングする方法Info
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- JPH0728322B2 JPH0728322B2 JP62233635A JP23363587A JPH0728322B2 JP H0728322 B2 JPH0728322 B2 JP H0728322B2 JP 62233635 A JP62233635 A JP 62233635A JP 23363587 A JP23363587 A JP 23363587A JP H0728322 B2 JPH0728322 B2 JP H0728322B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/143—Two-way operation using the same type of signal, i.e. duplex for modulated signals
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Description
【発明の詳細な説明】 この発明は一般に変復調装置（モデム）のようなデータ
送信および受信システムでの信号プロセッサに関するも
のであり、特に全２重モデムで送信側および受信側の手
続を実施する単一プロセッサの時分割された使用に関す
るものである。
送信および受信システムでの信号プロセッサに関するも
のであり、特に全２重モデムで送信側および受信側の手
続を実施する単一プロセッサの時分割された使用に関す
るものである。
発明の背景 電話回線のようなアナログ信号ラインでのディジタルデ
ータの送信はディジタルアナログ変換（DAC）、アナロ
グディジタル変換（ADC）、ディジタルおよびアナログ
フィルタ動作、ノイズ抑制などのような多数の信号処理
手続を含む。典型的には、送信側および受信側の別個の
制御はこれら手続を実行するために用いられる。特に、
同時の両方向データ伝送、すなわち同時のデータ信号の
送信および受信が実行される変復調装置（モデム）の全
２重動作が用いられる。
ータの送信はディジタルアナログ変換（DAC）、アナロ
グディジタル変換（ADC）、ディジタルおよびアナログ
フィルタ動作、ノイズ抑制などのような多数の信号処理
手続を含む。典型的には、送信側および受信側の別個の
制御はこれら手続を実行するために用いられる。特に、
同時の両方向データ伝送、すなわち同時のデータ信号の
送信および受信が実行される変復調装置（モデム）の全
２重動作が用いられる。
受信側および送信側の手続は本質的に類似しており、か
つ同一マイクロプロセッサにより実施され得るだろう
が、全２重動作では、モデムの送信器および受信器は同
一ではなく、類似した速度で動作する。このため、送信
されたデータおよび受信されたデータに対する処理手続
は時々同時に実行される必要がある。したがって、モデ
ムは送信側に１個かつ受信側に１個というように別個の
マイクロプロセッサを用いる。
つ同一マイクロプロセッサにより実施され得るだろう
が、全２重動作では、モデムの送信器および受信器は同
一ではなく、類似した速度で動作する。このため、送信
されたデータおよび受信されたデータに対する処理手続
は時々同時に実行される必要がある。したがって、モデ
ムは送信側に１個かつ受信側に１個というように別個の
マイクロプロセッサを用いる。
互いの能力が重複する２つの別個のマイクロプロセッサ
を準備することは不経済、高価かつ信頼性の観点から思
慮が足りない。この状況を悪化させたのが、モデムのす
べての要素を収容するようになっている単一集積回路、
すなわち単一チップモデムの場合である。この場合、貴
重なダイス空間が２個のプロセッサの使用により無駄に
される。
を準備することは不経済、高価かつ信頼性の観点から思
慮が足りない。この状況を悪化させたのが、モデムのす
べての要素を収容するようになっている単一集積回路、
すなわち単一チップモデムの場合である。この場合、貴
重なダイス空間が２個のプロセッサの使用により無駄に
される。
発明の概要 全２重モデムでの単一プロセッサの使用は信号処理のエ
ラーを除去する一方で、最小寸法の２個の非常に小さな
バッファにより支持される。単一プロセッサは送信器と
受信器の間で時分割され、さらにバッファはノー・エラ
ーを補償する単一プロセッサと関連して用いられる。
ラーを除去する一方で、最小寸法の２個の非常に小さな
バッファにより支持される。単一プロセッサは送信器と
受信器の間で時分割され、さらにバッファはノー・エラ
ーを補償する単一プロセッサと関連して用いられる。
単一プロセッサによる送信側および受信側の信号処理手
続のタイミングはそれぞれ送信可能化信号および受信可
能化信号の受信により制御される。しかしながら、送信
側および受信側の手続の実際の実行はプロセッサにより
使用される時分割手続に従って変化する。この発明の１
つの実施例では、データの送信は受信より優先されさら
に送信可能化信号の受信はデータのオン方向の受信を妨
げさらに後者は送信が完了した後においてのみ継続す
る。しかしながら、送信の間の受信可能化信号の受信は
データのオン方向の送信を妨げずさらに受信は送信が完
了した後においてのみ開始される。例示の実施例では、
単一チップのモデムはこの発明の単一プロセッサを用い
る。
続のタイミングはそれぞれ送信可能化信号および受信可
能化信号の受信により制御される。しかしながら、送信
側および受信側の手続の実際の実行はプロセッサにより
使用される時分割手続に従って変化する。この発明の１
つの実施例では、データの送信は受信より優先されさら
に送信可能化信号の受信はデータのオン方向の受信を妨
げさらに後者は送信が完了した後においてのみ継続す
る。しかしながら、送信の間の受信可能化信号の受信は
データのオン方向の送信を妨げずさらに受信は送信が完
了した後においてのみ開始される。例示の実施例では、
単一チップのモデムはこの発明の単一プロセッサを用い
る。
好ましい実施例の詳細な説明 第１図には電話回線14での２個の変復調装置（モデム）
10および12の典型的な使用が示されている。ハイブリッ
ド回路16および18は当業者には公知のように、誘導子コ
イルおよび平衡回路網を含み、さらにモデム10および12
はそれぞれハイブリッド回路16および18を介し電話回線
14に接続する。
10および12の典型的な使用が示されている。ハイブリッ
ド回路16および18は当業者には公知のように、誘導子コ
イルおよび平衡回路網を含み、さらにモデム10および12
はそれぞれハイブリッド回路16および18を介し電話回線
14に接続する。
第１図に示される各モデムは電話回線14で送信されるよ
うに信号ライン20または22に与えられるディジタルデー
タ信号（TD）を信号ライン24または26で発生されるアナ
ログ信号（TC）に変換する。各モデムはまた信号ライン
28または30に与えられるアナログデータ信号（RC）を信
号ライン32または34で発生されるディジタル信号（RD）
へ変換する。受信可能化信号および送信可能化信号は当
業者には公知のように、信号の受信およ送信を開始する
ためにモデムにより用いられる。
うに信号ライン20または22に与えられるディジタルデー
タ信号（TD）を信号ライン24または26で発生されるアナ
ログ信号（TC）に変換する。各モデムはまた信号ライン
28または30に与えられるアナログデータ信号（RC）を信
号ライン32または34で発生されるディジタル信号（RD）
へ変換する。受信可能化信号および送信可能化信号は当
業者には公知のように、信号の受信およ送信を開始する
ためにモデムにより用いられる。
簡単に言うと、モデム10での受信ハードウェアおよびフ
ァームウェアはモデム12から受信されたアナログ信号か
らタイミング情報を引き出すであろう。モデム10はそれ
からモデム12で送信可能化信号に位相ロックされた受信
可能化信号を発生する。しかしながら、モデム10のこの
受信可能化信号はモデム10の送信可能化信号に位相ロッ
クされない。モデム10の送信可能化信号はモデム10の内
部のオシレータからまたは外部クロック源から得られ
る。モデム10および12は第２図に関連して説明されるよ
うに、受信可能化信号および送信可能化信号により開始
される種々の受信側および送信側の手続を実施するため
にマイクロプロセッサを用いる。
ァームウェアはモデム12から受信されたアナログ信号か
らタイミング情報を引き出すであろう。モデム10はそれ
からモデム12で送信可能化信号に位相ロックされた受信
可能化信号を発生する。しかしながら、モデム10のこの
受信可能化信号はモデム10の送信可能化信号に位相ロッ
クされない。モデム10の送信可能化信号はモデム10の内
部のオシレータからまたは外部クロック源から得られ
る。モデム10および12は第２図に関連して説明されるよ
うに、受信可能化信号および送信可能化信号により開始
される種々の受信側および送信側の手続を実施するため
にマイクロプロセッサを用いる。
信号プロセッサ102を用いるモデム100のブロック図が第
２図に示されている。種々の信号ラインはモデム100の
要素を接続するように示されている。第２図に示される
要素、特にプロセッサ102により発生される制御信号は
第２図には示されていないラインに沿って伝導される。
そのような制御信号は当業者には公知である。この発明
の単一プロセッサ102により用いられるプログラムおよ
びデータをストアするために用いられるメモリはまた第
２図に示されていない。そのようなメモリはまた当該技
術分野で公知である。
２図に示されている。種々の信号ラインはモデム100の
要素を接続するように示されている。第２図に示される
要素、特にプロセッサ102により発生される制御信号は
第２図には示されていないラインに沿って伝導される。
そのような制御信号は当業者には公知である。この発明
の単一プロセッサ102により用いられるプログラムおよ
びデータをストアするために用いられるメモリはまた第
２図に示されていない。そのようなメモリはまた当該技
術分野で公知である。
モデム100の送信データ部分104はライン20で受信された
TDデータ信号をフォーマット化しさらに速度Tx1で同期
式にバッファ106へフォーマット化されたデータを送
る。クロック信号Tx1は送信器のクロック発生器部分108
により発生される。プロセッサ102は非同期式にバッフ
ァ106の情報を読出し、送信側の手続（前のパラグラフ
で参照されたメモリにストアされる）を実行しさらにバ
ッファ110へアナログ信号（TD）のNTディジタル化サン
プルを送るであろう。データはNTのTx1倍の速度で同期
式にバッファ110から読出され、アナログ信号（TC）へ
変換されさらにディジタルアナログ（D/A）部分112によ
り信号ライン24で発生される。
TDデータ信号をフォーマット化しさらに速度Tx1で同期
式にバッファ106へフォーマット化されたデータを送
る。クロック信号Tx1は送信器のクロック発生器部分108
により発生される。プロセッサ102は非同期式にバッフ
ァ106の情報を読出し、送信側の手続（前のパラグラフ
で参照されたメモリにストアされる）を実行しさらにバ
ッファ110へアナログ信号（TD）のNTディジタル化サン
プルを送るであろう。データはNTのTx1倍の速度で同期
式にバッファ110から読出され、アナログ信号（TC）へ
変換されさらにディジタルアナログ（D/A）部分112によ
り信号ライン24で発生される。
アナログディジタル（A/D）部分114はNRのRx1倍の速度
で同期式にライン28で受信されたアナログ信号RCをバッ
ファ116でストアされるディジタル値に変換する。クロ
ック信号Rx1は受信器のクロック発生器118により発生さ
れさらにNRはバッファ116にストアされるディジタル値
の数である。プロセッサ102はバッファ116からの値を非
同期式に読出し、受信側の手続（前に参照されたメモリ
にストアされる）を実行しさらにバッファ120へ結果と
して生じるデータを送る。データはRx1の速度で同期式
にバッファ120から読出され、フォーマット化され、さ
らに受信データ部分122によりライン32でRD信号として
送信される。
で同期式にライン28で受信されたアナログ信号RCをバッ
ファ116でストアされるディジタル値に変換する。クロ
ック信号Rx1は受信器のクロック発生器118により発生さ
れさらにNRはバッファ116にストアされるディジタル値
の数である。プロセッサ102はバッファ116からの値を非
同期式に読出し、受信側の手続（前に参照されたメモリ
にストアされる）を実行しさらにバッファ120へ結果と
して生じるデータを送る。データはRx1の速度で同期式
にバッファ120から読出され、フォーマット化され、さ
らに受信データ部分122によりライン32でRD信号として
送信される。
受信可能化信号をその接続の他方のモデムの送信可能化
信号と位相ロックするために、受信側の手続でのルーチ
ンにより、プロセッサ102は、受信器のクロック発生器1
18へ制御信号を送るようにされる。
信号と位相ロックするために、受信側の手続でのルーチ
ンにより、プロセッサ102は、受信器のクロック発生器1
18へ制御信号を送るようにされる。
バッファ106およびバッファ120の寸法は１ワードであ
る。このことは受信側の手続がRx1クロックの期間ごと
に１度実行しさらに送信側の手続がTx1クロック期間ご
とに１度実行するであろうという事実の結果生じる。
る。このことは受信側の手続がRx1クロックの期間ごと
に１度実行しさらに送信側の手続がTx1クロック期間ご
とに１度実行するであろうという事実の結果生じる。
この発明はオーバーフローまたはアンダーフローのせい
でデータ損失を引き起こさずにバッファ110およびバッ
ファ116が非常に小さいことに許容する受信可能化信号
および送信可能化信号に応答するための方法である。
でデータ損失を引き起こさずにバッファ110およびバッ
ファ116が非常に小さいことに許容する受信可能化信号
および送信可能化信号に応答するための方法である。
第3A図および第3B図のタイミング図に関連して、常に送
信可能化信号の受信に関し同時に送信側の手続を実行す
ることが可能ならば、ΔＴとして第3A図に示される遅延
は定数であり、バッファ110の寸法は最小限度であるNT
であろう。同様に、常に受信可能化信号に関し同時に受
信側の手続を実行することが可能ならば、ΔＲとして第
3B図に示される遅延は定数であり、バッファ116の寸法
は最小限度であるNRであろう。しかしながら、１個のプ
ロセッサ102しか有さないという制約のせいでΔＴおよ
びΔＲの値を変えることが必要である。
信可能化信号の受信に関し同時に送信側の手続を実行す
ることが可能ならば、ΔＴとして第3A図に示される遅延
は定数であり、バッファ110の寸法は最小限度であるNT
であろう。同様に、常に受信可能化信号に関し同時に受
信側の手続を実行することが可能ならば、ΔＲとして第
3B図に示される遅延は定数であり、バッファ116の寸法
は最小限度であるNRであろう。しかしながら、１個のプ
ロセッサ102しか有さないという制約のせいでΔＴおよ
びΔＲの値を変えることが必要である。
第３図では、t1はプロセッサ102により受信される送信
可能化信号を示し、t1＋ΔＴは送信器コードがいつ実行
を始めたかを示し、t2はプロセッサ102により受信され
た受信可能化信号を示し、さらにt2＋ΔＲは受信器コー
ドがいつ実行を開始したかを示す。
可能化信号を示し、t1＋ΔＴは送信器コードがいつ実行
を始めたかを示し、t2はプロセッサ102により受信され
た受信可能化信号を示し、さらにt2＋ΔＲは受信器コー
ドがいつ実行を開始したかを示す。
定義づけ LT＝ノー・エラーのために必要とされるバッファ110の
最小寸法 LR＝ノー・エラーのために必要とされるバッファ116の
最小寸法 もちろん、 の値は第４図の状態図に関連して説明される次の方法で
明記されるタイミング同様に、プロセッサ102および関
連回路の応答時間により決定される。プロセッサ102が
受信可能化信号および／または送信可能化信号を受信す
るとき、 ａ）プロセッサ102が送信可能化信号を受信するときに
使用されていないならば、プロセッサ102はアイドル状
態200から実行送信器状態202への移行として第４図に示
される送信側の手続を実行し、 ｂ）プロセッサ102が受信可能化信号を受信するとき使
用されていないならば、プロセッサ102はアイドル状態2
00から実行受信器状態204への移行として示される受信
側の手続を実行し、 ｃ）プロセッサ102が送信可能化信号を受信するとき受
信側の手続を実行中ならば、 （ｉ）プロセッサ102は受信側の手続の実行を停止しさ
らにプロセッサ102は実行受信器状態204から実行送信器
状態206への移行として示される送信側の手続を終了す
るまで実行し、 （ii）プロセッサ102は状態206から状態204への移行と
して示される受信側の手続を続行し、 ｄ）プロセッサ102が受信可能化信号を受信するときに
送信側の手続を実行中ならば、 （ｉ）プロセッサ102は状態202に留まっている送信側の
手続を終了し、 （ii）プロセッサ102は状態202から状態204への移行と
して示される受信側の手続を終了するまで実行する。
最小寸法 LR＝ノー・エラーのために必要とされるバッファ116の
最小寸法 もちろん、 の値は第４図の状態図に関連して説明される次の方法で
明記されるタイミング同様に、プロセッサ102および関
連回路の応答時間により決定される。プロセッサ102が
受信可能化信号および／または送信可能化信号を受信す
るとき、 ａ）プロセッサ102が送信可能化信号を受信するときに
使用されていないならば、プロセッサ102はアイドル状
態200から実行送信器状態202への移行として第４図に示
される送信側の手続を実行し、 ｂ）プロセッサ102が受信可能化信号を受信するとき使
用されていないならば、プロセッサ102はアイドル状態2
00から実行受信器状態204への移行として示される受信
側の手続を実行し、 ｃ）プロセッサ102が送信可能化信号を受信するとき受
信側の手続を実行中ならば、 （ｉ）プロセッサ102は受信側の手続の実行を停止しさ
らにプロセッサ102は実行受信器状態204から実行送信器
状態206への移行として示される送信側の手続を終了す
るまで実行し、 （ii）プロセッサ102は状態206から状態204への移行と
して示される受信側の手続を続行し、 ｄ）プロセッサ102が受信可能化信号を受信するときに
送信側の手続を実行中ならば、 （ｉ）プロセッサ102は状態202に留まっている送信側の
手続を終了し、 （ii）プロセッサ102は状態202から状態204への移行と
して示される受信側の手続を終了するまで実行する。
前のパラグラフで説明された方法はそれが典型的に受信
側の手続よりも迅速に実行するので送信側の手続の実行
に好都合である。もちろん、この方法で用いられる「送
信側」の優先性は「受信側」の優先性に変えられ得るで
あろう。この修正および他の修正はこの発明の範囲内に
あり、したがって前掲の特許請求の範囲はこの発明の境
界および範囲を明らかにする。
側の手続よりも迅速に実行するので送信側の手続の実行
に好都合である。もちろん、この方法で用いられる「送
信側」の優先性は「受信側」の優先性に変えられ得るで
あろう。この修正および他の修正はこの発明の範囲内に
あり、したがって前掲の特許請求の範囲はこの発明の境
界および範囲を明らかにする。
【図面の簡単な説明】 第１図は電話回線に接続される２個の変復調装置（モデ
ム）を例示する。 第２図はこの発明の一個のプロセッサを用いるモデムの
ブロック図である。 第3A図および第3B図はこの発明の一個のプロセッサを用
いるモデムのそれぞれ送信側および受信側のタイミング
図である。 第４図はこの発明の一個のプロセッサを用いるモデムに
より使用される時分割手続を例示する状態図である。 図において、10および12は変復調装置（モデム）、14は
電話回線、16および18はハイブリッド回路、100はモデ
ム、102はプロセッサ、106はバッファ、108は送信器の
クロック発生器部分、110はバッファ、112はディジタル
アナログ（D/A）部分、114はアナログディジタル（A/
D）部分、116はバッファ、118は受信器のクロック発生
器部分、120はバッファである。
ム）を例示する。 第２図はこの発明の一個のプロセッサを用いるモデムの
ブロック図である。 第3A図および第3B図はこの発明の一個のプロセッサを用
いるモデムのそれぞれ送信側および受信側のタイミング
図である。 第４図はこの発明の一個のプロセッサを用いるモデムに
より使用される時分割手続を例示する状態図である。 図において、10および12は変復調装置（モデム）、14は
電話回線、16および18はハイブリッド回路、100はモデ
ム、102はプロセッサ、106はバッファ、108は送信器の
クロック発生器部分、110はバッファ、112はディジタル
アナログ（D/A）部分、114はアナログディジタル（A/
D）部分、116はバッファ、118は受信器のクロック発生
器部分、120はバッファである。
Claims (6)
- 【請求項１】送信可能化信号および受信可能化信号を受
信する全２重モデムでの単一プロセッサにより送信側お
よび受信側の手続の実行をスケジューリングする方法で
あって、 前記プロセッサが使用されていないならば前記送信可能
化信号を受信すると前記プロセッサにより前記送信側の
手続を実行する段階と、 前記プロセッサが使用されていないならば、前記受信可
能化信号を受信すると前記プロセッサにより前記受信側
の手続を実行する段階と、 前記プロセッサが受信側の手続を実効中でありかつ前記
送信可能化信号を受信するならば、前記受信側の手続の
実行をやめて、前記プロセッサにより前記送信側の手続
を完了するまで実行しかつ前記プロセッサにより前記受
信側の手続の実行を続行する段階と、 前記プロセッサが送信側の手続を実行中でありかつ前記
受信可能化信号を受信するならば、前記プロセッサが前
記手続を完了しさらに前記プロセッサが前記受信側の手
続を実行する段階とを含む、スケジューリング方法。 - 【請求項２】前記モデムが記憶容量 を有する送信バッファおよび記憶容量 を有する受信バッファを使用し、NTおよびNRは１個の続
き文字としてそれぞれ送信され、受信されるディジタル
化されたデータビットの数であり、Tx1およびRx1はそれ
ぞれ前記送信および前記受信の速度であり、さらに は前記送信可能化信号および受信可能化信号の前記プロ
セッサによる受信とそれぞれ送信側の手続および受信側
の手続の前記プロセッサによる実行との間の遅延のそれ
ぞれ最大および最小である、特許請求の範囲第１項に記
載のスケジューリング方法。 - 【請求項３】送信可能化信号および受信可能化信号を受
信する全２重モデムでの単一プロセッサにより送信側お
よび受信側の手続の実行をスケジューリングする方法で
あって、 前記プロセッサが使用されていないならば、前記送信可
能化信号を受信すると前記プロセッサにより前記送信側
の手続を実行する段階と、 前記プロセッサが使用されていないならば、前記受信可
能化信号を受信すると前記プロセッサにより前記受信側
の手続を実行する段階と、 前記プロセッサが送信側の手続を実行中でありかつ前記
受信可能化信号を受信するならば、前記送信側の手続の
実行をやめて、前記受信側の手続を完了するまで前記プ
ロセッサにより実行しかつ前記プロセッサにより前記送
信側の手続の実行を続行する段階と、 前記プロセッサが受信側の手続を実行中でありかつ前記
送信可能化信号を受信するならば、前記プロセッサが前
記手続を完了しさらに前記プロセッサが前記送信側の手
続を実行する段階とを含む、スケジューリング方法。 - 【請求項４】前記モデムが記憶容量 を有する送信バッファおよび記憶容量 を有する受信バッファを使用し、NTおよびNRは１個の続
き文字としてそれぞれ送信され、受信されるディジタル
化されたデータビットの数であり、Tx1およびRx1はそれ
ぞれ前記送信および前記受信の速度であり、さらに は前記送信可能化信号および受信可能化信号の前記プロ
セッサによる受信とそれぞれ送信側の手続および受信側
の手続の前記プロセッサによる実行との間の遅延のそれ
ぞれ最大および最小である、特許請求の範囲第３項に記
載のスケジューリング方法。 - 【請求項５】アナログデータ信号（TC）として送信され
るようにディジタルデータ（TD）信号を受信しかつ受信
されたディジタルデータ信号（RD）に変換されるように
アナログデータ信号（RC）を受信する全２重モデムであ
って、 複数個の送信器クロック信号を発生するための手段と、 複数個の受信器クロック信号を発生するための手段と、 前記送信器クロック信号の１つに応答し、前記TD信号を
受信しかつそこから予め定められた速度Tx1で信号を同
期式に発生するための手段と、 前記TD信号から発生される前記同期式信号のNTを一時的
にストアするための第１の手段と、 前記受信器クロック信号の１つに応答し、前記RC信号を
受信しかつそれから予め定められた速度NRのRx1倍でデ
ィジタル信号を同期式に発生するための手段と、 前記RC信号から発生される前記同期式信号のNRを一時的
にストアするための第２の手段と、 プログラムおよびデータをストアするためのメモリ手段
と、 動作可能なように前記メモリ手段に接続され、前記送信
器クロック信号の少なくとも１つにかつ前記受信器クロ
ック信号の少なくとも１つに応答し、前記TD信号から発
生される前記一時的にストアされる信号をサンプリング
し、そこで送信側の信号処理手続を実行し、かつそれか
らディジタル化された送信信号を発生し、前記RC信号か
ら発生される前記一時的にストアされる信号をサンプリ
ングし、そこで受信側の信号処理手続を実行し、かつそ
れからディジタル化された受信信号を発生するための、
プログラム可能ディジタルプロセッサ手段と、 前記送信器クロック信号の１つに応答し前記ディジタル
化された送信信号を一時的にストアするための第３の手
段と、 前記送信器クロック信号の１つに応答し前記一時的にス
トアされたディジタル化された送信信号を前記アナログ
データ信号（TC）に変換するため手段と、 前記受信器クロック信号の１つに応答し前記ディジタル
化された受信信号を一時的にストアするための第４の手
段と、さらに、 前記受信器クロック信号の１つに応答し前記一時的にス
トアされたディジタル化された受信信号を受信しかつそ
れから前記受信されたディジタルデータ信号（RD）を予
め定められた速度Rx1で同期式に発生するための手段と
を含み、 それにより前記プログラム可能ディジタルプロセッサ手
段が予め定められたスケジュールに従って時間通りに前
記送信側および前記受信側の信号処理手続を実行する、
全２重モデム。 - 【請求項６】送信可能化信号および受信可能化信号を受
信し、前記プログラム可能ディジタルプロセッサ手段が
前記送信および受信可能化信号にさらに応答し、前記プ
ロセッサ手段は前記送信可能化信号の受信と前記送信側
の処理手続の実行の開始との間のそれぞれ最大および最
小遅延、それぞれ を有し、かつ前記受信可能化信号の受信と前記受信側の
処理手続の実行の開始との間のそれぞれ最大および最小
遅延、それぞれ を有し、前記第３の手段がディジタル化された送信信号
の を一時的にストアしさらに前記第２の手段が前記RC信号
の を一時的にストアする、特許請求の範囲第５項に記載の
全２重モデム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US910111 | 1986-09-19 | ||
| US06/910,111 US4943942A (en) | 1986-09-19 | 1986-09-19 | Full-duplex modem using a single processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387049A JPS6387049A (ja) | 1988-04-18 |
| JPH0728322B2 true JPH0728322B2 (ja) | 1995-03-29 |
Family
ID=25428326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233635A Expired - Lifetime JPH0728322B2 (ja) | 1986-09-19 | 1987-09-17 | 全２重モデムおよび送信側および受信側の手続の実行をスケジューリングする方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4943942A (ja) |
| EP (1) | EP0260889B1 (ja) |
| JP (1) | JPH0728322B2 (ja) |
| AT (1) | ATE96259T1 (ja) |
| DE (1) | DE3787857T2 (ja) |
| ES (1) | ES2044949T3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5197128A (en) * | 1991-03-04 | 1993-03-23 | Hewlett-Packard Company | Modular interface |
| US5524252A (en) * | 1991-04-19 | 1996-06-04 | International Business Machines Corporation | Personal computer system combined with an adapter for networks having varying characteristics, and adapter for coupling a personal computer to such networks |
| US5414740A (en) * | 1992-12-17 | 1995-05-09 | International Business Machines Corporation | Synchronous communication system having multiplexed information transfer and transition phases |
| US5678059A (en) * | 1994-02-18 | 1997-10-14 | Lucent Technologies Inc. | Technique for time-sharing a microprocessor between a computer and a modem |
| EP0732651B1 (fr) * | 1995-03-15 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Système de traitement d'informations pour effectuer des tâches ayant des priorités diverses et modem comportant un tel système |
| US5995540A (en) * | 1997-01-08 | 1999-11-30 | Altocom, Inc. | System and method for reducing processing requirements of modem during idle receive time |
| US7383549B1 (en) | 1997-01-08 | 2008-06-03 | Broadcom Corporation | Processor sharing technique for communications and other data processing on a same processor |
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|---|---|---|---|---|
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| US4156796A (en) * | 1977-11-29 | 1979-05-29 | International Business Machines Corporation | Programmable data processing communications multiplexer |
| US4263670A (en) * | 1979-05-11 | 1981-04-21 | Universal Data Systems, Inc. | Microprocessor data modem |
-
1986
- 1986-09-19 US US06/910,111 patent/US4943942A/en not_active Expired - Fee Related
-
1987
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- 1987-09-11 DE DE87308048T patent/DE3787857T2/de not_active Expired - Lifetime
- 1987-09-11 EP EP87308048A patent/EP0260889B1/en not_active Expired - Lifetime
- 1987-09-11 ES ES87308048T patent/ES2044949T3/es not_active Expired - Lifetime
- 1987-09-17 JP JP62233635A patent/JPH0728322B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPS6387049A (ja) | 1988-04-18 |
| DE3787857T2 (de) | 1994-04-21 |
| ES2044949T3 (es) | 1994-01-16 |
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| EP0260889A3 (en) | 1990-02-07 |
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