JPH0727833A - テスト信号生成装置 - Google Patents
テスト信号生成装置Info
- Publication number
- JPH0727833A JPH0727833A JP5174030A JP17403093A JPH0727833A JP H0727833 A JPH0727833 A JP H0727833A JP 5174030 A JP5174030 A JP 5174030A JP 17403093 A JP17403093 A JP 17403093A JP H0727833 A JPH0727833 A JP H0727833A
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Abstract
(57)【要約】
【目的】半導体装置のテストにおいて、テスト信号専用
入力端子数より多いテスト状態の実現叉は通常入力端子
を利用してのテスト信号の生成手段を提供する。 【構成】一本の信号を入力とするシュミットセルの出力
とそのセルの内部信号を入力とするデコーダを備え、そ
のデコーダの出力信号をデータとするラッチを備え、さ
らにシュミットセルは通常の入力端子との併用または、
テスト専用としても使用する。また回路状態設定のため
のテスト信号生成時に、半導体装置に供給する電源電圧
を高くして外部入力信号の電圧設定精度を緩くすること
ができる。 【効果】１つのテスト信号専用入力で少なくとも２種類
以上のテスト用信号が生成できる。通常のシュミットト
リガー入力セルによりテスト用信号が生成できるため、
テスト信号専用入力数の削減が可能となる。また少ない
テスト信号専用入力数で試験時間短縮および故障検出率
向上、端子の配置自由度向上がえられる。
入力端子数より多いテスト状態の実現叉は通常入力端子
を利用してのテスト信号の生成手段を提供する。 【構成】一本の信号を入力とするシュミットセルの出力
とそのセルの内部信号を入力とするデコーダを備え、そ
のデコーダの出力信号をデータとするラッチを備え、さ
らにシュミットセルは通常の入力端子との併用または、
テスト専用としても使用する。また回路状態設定のため
のテスト信号生成時に、半導体装置に供給する電源電圧
を高くして外部入力信号の電圧設定精度を緩くすること
ができる。 【効果】１つのテスト信号専用入力で少なくとも２種類
以上のテスト用信号が生成できる。通常のシュミットト
リガー入力セルによりテスト用信号が生成できるため、
テスト信号専用入力数の削減が可能となる。また少ない
テスト信号専用入力数で試験時間短縮および故障検出率
向上、端子の配置自由度向上がえられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のテスト信
号生成手段に関する。
号生成手段に関する。
【０００２】
【従来の技術】半導体装置の選別試験方法における、試
験時間短縮および故障検出率向上の実現手段として、フ
リップ・フロップスキャンテスト回路による試験、多段
カウンタ試験用早送りクロック入力、機能ブロックごと
の独立試験、および出力駆動能力などのＤＣ特性試験用
回路などが使用されている。またこれらの試験を行なう
ためには、それぞれの試験に最適な回路状態に設定する
事が望ましく、その状態を容易に実現するためにテスト
信号専用入力端子を設け制御するのが一般的である。
験時間短縮および故障検出率向上の実現手段として、フ
リップ・フロップスキャンテスト回路による試験、多段
カウンタ試験用早送りクロック入力、機能ブロックごと
の独立試験、および出力駆動能力などのＤＣ特性試験用
回路などが使用されている。またこれらの試験を行なう
ためには、それぞれの試験に最適な回路状態に設定する
事が望ましく、その状態を容易に実現するためにテスト
信号専用入力端子を設け制御するのが一般的である。
【０００３】
【発明が解決しようとする課題】しかし前述の従来技術
では、テスト信号専用入力端子を設けることが必須条件
である。例えば前述フリップ・フロップスキャンテスト
回路と多段カウンタ試験用早送りクロック入力回路を採
用し選別試験を行なう場合、これらの試験に必要となる
クロックは、前者では外部入力によるテストクロックで
あり後者は多段カウンタの動作を司るクロックであるこ
とが一般的であるため、それぞれのクロックを選択する
ためには少なくとも２本のテスト信号専用入力端子が必
要となる。この様にテスト性向上のための試験手段を複
数種類使用する場合はその組合せにより、複数のテスト
信号専用入力端子を設ける必要がある。しかしテスト信
号専用入力端子を設ける事により選別試験には大きな効
果が期待できるが、半導体装置本来の動作には不要であ
りかつ有限であるパッケージ端子を占有するため、電源
端子や回路動作に必要な入出力端子確保の障害となって
しまう。また電源端子や回路動作に必要な入出力端子を
確保するため、テスト信号専用入力端子が設けられない
場合は、試験時間短縮および故障検出率向上を実現する
ことが困難であるという問題を有していた。そこで本発
明はこのような問題点を解決するもので、その目的とす
るところはテスト信号専用入力端子数より多いテスト状
態の実現叉は通常入力端子を利用してのテスト信号の生
成手段を提供するところにある。
では、テスト信号専用入力端子を設けることが必須条件
である。例えば前述フリップ・フロップスキャンテスト
回路と多段カウンタ試験用早送りクロック入力回路を採
用し選別試験を行なう場合、これらの試験に必要となる
クロックは、前者では外部入力によるテストクロックで
あり後者は多段カウンタの動作を司るクロックであるこ
とが一般的であるため、それぞれのクロックを選択する
ためには少なくとも２本のテスト信号専用入力端子が必
要となる。この様にテスト性向上のための試験手段を複
数種類使用する場合はその組合せにより、複数のテスト
信号専用入力端子を設ける必要がある。しかしテスト信
号専用入力端子を設ける事により選別試験には大きな効
果が期待できるが、半導体装置本来の動作には不要であ
りかつ有限であるパッケージ端子を占有するため、電源
端子や回路動作に必要な入出力端子確保の障害となって
しまう。また電源端子や回路動作に必要な入出力端子を
確保するため、テスト信号専用入力端子が設けられない
場合は、試験時間短縮および故障検出率向上を実現する
ことが困難であるという問題を有していた。そこで本発
明はこのような問題点を解決するもので、その目的とす
るところはテスト信号専用入力端子数より多いテスト状
態の実現叉は通常入力端子を利用してのテスト信号の生
成手段を提供するところにある。
【０００４】
【課題を解決するための手段】本発明のテスト信号生成
装置は、１本の信号を入力とするシュミットトリガー入
力機能ブロックを構成する、ロジックレベルの異なる複
数の半導体素子の出力と、該シュミットトリガー入力機
能ブロックの出力をデコードする機能ブロックを備えた
こと、および、前記デコード機能ブロックの出力信号を
保持する機能を備えたこと、および、前記シュミットト
リガー入力機能ブロックに半導体装置を構成する入力信
号ブロックの一部を併用することを特徴とする。
装置は、１本の信号を入力とするシュミットトリガー入
力機能ブロックを構成する、ロジックレベルの異なる複
数の半導体素子の出力と、該シュミットトリガー入力機
能ブロックの出力をデコードする機能ブロックを備えた
こと、および、前記デコード機能ブロックの出力信号を
保持する機能を備えたこと、および、前記シュミットト
リガー入力機能ブロックに半導体装置を構成する入力信
号ブロックの一部を併用することを特徴とする。
【０００５】
【実施例】以下本発明について実施例に基づいて詳細に
説明する。
説明する。
【０００６】図１（ａ）は本発明の実施例における論理
回路図であり図１（ｂ）はその回路に対する動作説明図
である。外部入力信号１０１は半導体素子１０２および
１０３に入力される。論理回路１１１、１１２および１
１３でＲＳフリップ・フロップを構成し、半導体素子１
０２の出力１０４および半導体素子１０３の出力１０５
を入力としシュミットトリガー入力回路出力１０６を出
力する。ここまで述べてきた回路構成はシュミットトリ
ガー入力機能ブロック実現の回路として広く知られてい
る。デコード機能ブロック１１４は半導体素子出力１０
４と１０５およびシュミットトリガー入力回路出力１０
６の組合せによりデコード出力１０７、１０８、１０
９、１１０を出力する。これらデコード出力１０７、１
０８、１０９、１１０がテスト性向上のための回路制御
を行なう。
回路図であり図１（ｂ）はその回路に対する動作説明図
である。外部入力信号１０１は半導体素子１０２および
１０３に入力される。論理回路１１１、１１２および１
１３でＲＳフリップ・フロップを構成し、半導体素子１
０２の出力１０４および半導体素子１０３の出力１０５
を入力としシュミットトリガー入力回路出力１０６を出
力する。ここまで述べてきた回路構成はシュミットトリ
ガー入力機能ブロック実現の回路として広く知られてい
る。デコード機能ブロック１１４は半導体素子出力１０
４と１０５およびシュミットトリガー入力回路出力１０
６の組合せによりデコード出力１０７、１０８、１０
９、１１０を出力する。これらデコード出力１０７、１
０８、１０９、１１０がテスト性向上のための回路制御
を行なう。
【０００７】次に本発明の動作について図１（ｂ）を用
い説明する。前述の半導体素子１０２、１０３はそれぞ
れある特定の入力電圧によりその出力が変化し、その時
の入力電圧はロジックレベルと呼ばれている。本説明で
は半導体素子１０３のロジックレベルの方が半導体素子
１０２のロジックレベルよりも低いものとする。また図
中の記号では、半導体素子１０２のロジックレベルをＶ
L102、半導体素子１０３のロジックレベルをＶL103とす
る。外部入力信号１０１の入力波形はＶssからＶdd，Ｖ
ddからＶssへと変化するがその入力電圧変化に伴う回路
動作について説明する。外部入力信号１０１の電圧がＶ
L103より低い時、半導体素子１０３と半導体素子１０２
は両者とも入力レベルをＬレベルと判断しその反転のＨ
レベルの信号を出力する。両者の出力はＲＳフリップ・
フロップを構成する論理回路１１１，１１２，１１３に
入力されシュミットトリガー入力回路出力１０６もＨレ
ベルの信号を出力する。これらの出力はデコード機能ブ
ロック１１４で変換されデコード出力１０７だけがＨレ
ベルを出力する。
い説明する。前述の半導体素子１０２、１０３はそれぞ
れある特定の入力電圧によりその出力が変化し、その時
の入力電圧はロジックレベルと呼ばれている。本説明で
は半導体素子１０３のロジックレベルの方が半導体素子
１０２のロジックレベルよりも低いものとする。また図
中の記号では、半導体素子１０２のロジックレベルをＶ
L102、半導体素子１０３のロジックレベルをＶL103とす
る。外部入力信号１０１の入力波形はＶssからＶdd，Ｖ
ddからＶssへと変化するがその入力電圧変化に伴う回路
動作について説明する。外部入力信号１０１の電圧がＶ
L103より低い時、半導体素子１０３と半導体素子１０２
は両者とも入力レベルをＬレベルと判断しその反転のＨ
レベルの信号を出力する。両者の出力はＲＳフリップ・
フロップを構成する論理回路１１１，１１２，１１３に
入力されシュミットトリガー入力回路出力１０６もＨレ
ベルの信号を出力する。これらの出力はデコード機能ブ
ロック１１４で変換されデコード出力１０７だけがＨレ
ベルを出力する。
【０００８】次に外部入力信号１０１の電圧がＶssから
ＶL103より高くＶL102より低い電圧に上昇した時、半導
体素子１０３は入力レベルをＨレベルと判断しその反転
のＬレベルを出力する。しかし半導体素子１０２は入力
電圧がＶL102より低いため入力レベルをＬレベルと判断
しその反転のＨレベルの信号を出力する。両者の出力は
ＲＳフリップ・フロップを構成する論理回路１１１，１
１２，１１３に入力されるが、保持データの変更は行な
われずシュミットトリガー入力回路出力１０６はＨレベ
ルの信号を出力する。これらの出力はデコード機能ブロ
ック１１４で変換されデコード出力１０８だけがＨレベ
ルを出力する。
ＶL103より高くＶL102より低い電圧に上昇した時、半導
体素子１０３は入力レベルをＨレベルと判断しその反転
のＬレベルを出力する。しかし半導体素子１０２は入力
電圧がＶL102より低いため入力レベルをＬレベルと判断
しその反転のＨレベルの信号を出力する。両者の出力は
ＲＳフリップ・フロップを構成する論理回路１１１，１
１２，１１３に入力されるが、保持データの変更は行な
われずシュミットトリガー入力回路出力１０６はＨレベ
ルの信号を出力する。これらの出力はデコード機能ブロ
ック１１４で変換されデコード出力１０８だけがＨレベ
ルを出力する。
【０００９】次に外部入力信号１０１の電圧がＶL102以
上になった時、半導体素子１０２も入力レベルをＨレベ
ルと判断しその反転のＬレベルを出力する。半導体素子
１０３は入力電圧がＶL103より高いため引き続きＬレベ
ルの信号を出力する。両者の出力はＲＳフリップ・フロ
ップを構成する論理回路１１１，１１２，１１３に入力
され、シュミットトリガー入力回路出力１０６はＬレベ
ルの信号を出力する。これらの出力はデコード機能ブロ
ック１１４で変換されデコード出力１０９だけがＨレベ
ルを出力する。ここまでが外部入力信号１０１の電圧上
昇時の動作説明である。次に電圧下降時の動作を説明す
る。
上になった時、半導体素子１０２も入力レベルをＨレベ
ルと判断しその反転のＬレベルを出力する。半導体素子
１０３は入力電圧がＶL103より高いため引き続きＬレベ
ルの信号を出力する。両者の出力はＲＳフリップ・フロ
ップを構成する論理回路１１１，１１２，１１３に入力
され、シュミットトリガー入力回路出力１０６はＬレベ
ルの信号を出力する。これらの出力はデコード機能ブロ
ック１１４で変換されデコード出力１０９だけがＨレベ
ルを出力する。ここまでが外部入力信号１０１の電圧上
昇時の動作説明である。次に電圧下降時の動作を説明す
る。
【００１０】外部入力信号１０１の電圧がＶddからＶL1
02より低くＶL103より高い電圧に下降した時、半導体素
子１０２は入力レベルをＬレベルと判断しその反転のＨ
レベルを出力する。しかし半導体素子１０３は入力電圧
がＶL103より高いため入力レベルをＨレベルと判断しそ
の反転のＬレベルの信号を出力する。両者の出力はＲＳ
フリップ・フロップを構成する論理回路１１１，１１
２，１１３に入力されるが、保持データの変更は行なわ
れずシュミットトリガー入力回路出力１０６はＬレベル
の信号を出力する。これらの出力はデコード機能ブロッ
ク１１４で変換されデコード出力１１０だけがＨレベル
を出力する。
02より低くＶL103より高い電圧に下降した時、半導体素
子１０２は入力レベルをＬレベルと判断しその反転のＨ
レベルを出力する。しかし半導体素子１０３は入力電圧
がＶL103より高いため入力レベルをＨレベルと判断しそ
の反転のＬレベルの信号を出力する。両者の出力はＲＳ
フリップ・フロップを構成する論理回路１１１，１１
２，１１３に入力されるが、保持データの変更は行なわ
れずシュミットトリガー入力回路出力１０６はＬレベル
の信号を出力する。これらの出力はデコード機能ブロッ
ク１１４で変換されデコード出力１１０だけがＨレベル
を出力する。
【００１１】次に外部入力信号１０１の電圧がＶL103よ
り低くなった時、半導体素子１０３は入力レベルをＬレ
ベルと判断しその反転のＨレベルを出力する。半導体素
子１０２は入力電圧がＶL102より低いため引き続きＨレ
ベルの信号を出力する。両者の出力はＲＳフリップ・フ
ロップを構成する論理回路１１１，１１２，１１３に入
力され、シュミットトリガー入力回路出力１０６はＬレ
ベルの信号を出力する。これらの出力はデコード機能ブ
ロック１１４で変換されデコード出力１０７だけがＨレ
ベルを出力する。
り低くなった時、半導体素子１０３は入力レベルをＬレ
ベルと判断しその反転のＨレベルを出力する。半導体素
子１０２は入力電圧がＶL102より低いため引き続きＨレ
ベルの信号を出力する。両者の出力はＲＳフリップ・フ
ロップを構成する論理回路１１１，１１２，１１３に入
力され、シュミットトリガー入力回路出力１０６はＬレ
ベルの信号を出力する。これらの出力はデコード機能ブ
ロック１１４で変換されデコード出力１０７だけがＨレ
ベルを出力する。
【００１２】この様に、外部入力信号１０１の入力電圧
と上昇下降の電圧変化により４種類のデコード信号の生
成がされ、通常動作状態を設定するための状態を除き３
種類の選別試験用に回路状態の設定を行なう事ができ
る。また回路状態設定のためのテスト信号生成時に、半
導体装置に供給する電源電圧を高くすることにより外部
入力信号１０１の電圧設定精度を緩くすることができ
る。
と上昇下降の電圧変化により４種類のデコード信号の生
成がされ、通常動作状態を設定するための状態を除き３
種類の選別試験用に回路状態の設定を行なう事ができ
る。また回路状態設定のためのテスト信号生成時に、半
導体装置に供給する電源電圧を高くすることにより外部
入力信号１０１の電圧設定精度を緩くすることができ
る。
【００１３】図２は本発明の実施例における機能ブロッ
ク図である。入出力機能ブロックを構成する、シュミッ
トトリガー入力機能ブロックの出力２０６は通常の入力
信号としても使用されるため論理回路ブロック２０２に
入力され、さらに、前述のロジックレベルの異なる複数
の半導体素子出力２０７とデコード機能ブロック２０３
によりデコード信号２０８を生成する。信号記憶ブロッ
ク２０４は論理回路ブロック２０２より生成されるクロ
ック信号２０９と初期化信号２１０により制御され、前
述デコード信号２０８を記憶しつつその記憶された信号
は論理回路ブロック２０２に入力され、選別試験用回路
状態設定のための制御信号となる。初期化信号２１０に
より初期化された時の信号記憶ブロック２０４の記憶信
号レベルを通常動作状態とした場合、図１の実施例で説
明された４種類のデコード信号全てを選別試験用の回路
状態設定信号として使用することができる。また回路動
作に伴い発生するスイッチングノイズなどの影響による
誤動作を防ぐことが出来るため安定した回路状態の設定
がされる。
ク図である。入出力機能ブロックを構成する、シュミッ
トトリガー入力機能ブロックの出力２０６は通常の入力
信号としても使用されるため論理回路ブロック２０２に
入力され、さらに、前述のロジックレベルの異なる複数
の半導体素子出力２０７とデコード機能ブロック２０３
によりデコード信号２０８を生成する。信号記憶ブロッ
ク２０４は論理回路ブロック２０２より生成されるクロ
ック信号２０９と初期化信号２１０により制御され、前
述デコード信号２０８を記憶しつつその記憶された信号
は論理回路ブロック２０２に入力され、選別試験用回路
状態設定のための制御信号となる。初期化信号２１０に
より初期化された時の信号記憶ブロック２０４の記憶信
号レベルを通常動作状態とした場合、図１の実施例で説
明された４種類のデコード信号全てを選別試験用の回路
状態設定信号として使用することができる。また回路動
作に伴い発生するスイッチングノイズなどの影響による
誤動作を防ぐことが出来るため安定した回路状態の設定
がされる。
【００１４】
【発明の効果】以上述べたように本発明によれば、１本
の信号を入力とするシュミットトリガー入力機能ブロッ
クを構成するロジックレベルの異なる複数の半導体素子
の出力と、該シュミットトリガー入力機能ブロックの出
力をデコードする機能ブロックを備えたこと、または、
前記デコード機能ブロックの出力信号を保持する機能を
備えたこと、または、前記シュミットトリガー入力機能
ブロックに入力信号ブロックの一部を併用したので、１
つのテスト信号専用入力により少なくとも２種類以上の
テスト用信号が生成できる。さらに、通常のシュミット
トリガー入力セルによりテスト用信号が生成できるた
め、テスト信号専用入力数の削減が可能となり、テスト
信号専用入力数の制限にとらわれる事なく半導体装置の
選別試験方法における、試験時間短縮および故障検出率
向上の実現、および、電源端子や入出力端子の配置に対
する自由度の向上が可能となる。
の信号を入力とするシュミットトリガー入力機能ブロッ
クを構成するロジックレベルの異なる複数の半導体素子
の出力と、該シュミットトリガー入力機能ブロックの出
力をデコードする機能ブロックを備えたこと、または、
前記デコード機能ブロックの出力信号を保持する機能を
備えたこと、または、前記シュミットトリガー入力機能
ブロックに入力信号ブロックの一部を併用したので、１
つのテスト信号専用入力により少なくとも２種類以上の
テスト用信号が生成できる。さらに、通常のシュミット
トリガー入力セルによりテスト用信号が生成できるた
め、テスト信号専用入力数の削減が可能となり、テスト
信号専用入力数の制限にとらわれる事なく半導体装置の
選別試験方法における、試験時間短縮および故障検出率
向上の実現、および、電源端子や入出力端子の配置に対
する自由度の向上が可能となる。
【図１】 本発明のテスト信号生成装置の論理回路図お
よび動作説明図である。
よび動作説明図である。
【図２】 本発明のテスト信号生成装置を用いた機能ブ
ロック図である。
ロック図である。
１０１ ・・・・・・・・・外部入力信号 １０２、１０３・・・・・・・・・半導体素子 １０４、１０５・・・・・・・・・半導体素子出力 １０６ ・・・・・・・・・シュミットトリガー
入力機能ブロック出力 １０７、１０８、１０９、１１０・デコード出力 １１１、１１２、１１３・・・・・論理回路 １１４ ・・・・・・・・・デコード機能ブロッ
ク ２０１ ・・・・・・・・・入出力機能ブロック ２０２ ・・・・・・・・・論理回路ブロック ２０３ ・・・・・・・・・デコード機能ブロッ
ク ２０４ ・・・・・・・・・信号記憶ブロック ２０５ ・・・・・・・・・入出力信号 ２０６ ・・・・・・・・・シュミットトリガー
入力装置出力 ２０７ ・・・・・・・・・半導体装置出力 ２０８ ・・・・・・・・・デコード出力 ２０９ ・・・・・・・・・クロック信号 ２１０ ・・・・・・・・・初期化信号 ２１１ ・・・・・・・・・信号保持出力
入力機能ブロック出力 １０７、１０８、１０９、１１０・デコード出力 １１１、１１２、１１３・・・・・論理回路 １１４ ・・・・・・・・・デコード機能ブロッ
ク ２０１ ・・・・・・・・・入出力機能ブロック ２０２ ・・・・・・・・・論理回路ブロック ２０３ ・・・・・・・・・デコード機能ブロッ
ク ２０４ ・・・・・・・・・信号記憶ブロック ２０５ ・・・・・・・・・入出力信号 ２０６ ・・・・・・・・・シュミットトリガー
入力装置出力 ２０７ ・・・・・・・・・半導体装置出力 ２０８ ・・・・・・・・・デコード出力 ２０９ ・・・・・・・・・クロック信号 ２１０ ・・・・・・・・・初期化信号 ２１１ ・・・・・・・・・信号保持出力
Claims (3)
- 【請求項１】 １本の信号を入力とするシュミットトリ
ガー入力機能ブロックを構成するロジックレベルの異な
る複数の半導体素子の出力と、該シュミットトリガー入
力機能ブロックの出力をデコードする機能ブロックを備
えたことを特徴とするテスト信号生成装置。 - 【請求項２】 前記デコード機能ブロックの出力信号を
保持する機能を備えたことを特徴とするテスト信号生成
装置。 - 【請求項３】 前記シュミットトリガー入力機能ブロッ
クに半導体装置の入力信号ブロックの一部を併用するこ
とを特徴とする請求項２記載のテスト信号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174030A JPH0727833A (ja) | 1993-07-14 | 1993-07-14 | テスト信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174030A JPH0727833A (ja) | 1993-07-14 | 1993-07-14 | テスト信号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0727833A true JPH0727833A (ja) | 1995-01-31 |
Family
ID=15971410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174030A Pending JPH0727833A (ja) | 1993-07-14 | 1993-07-14 | テスト信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727833A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189142A (en) * | 1990-08-24 | 1993-02-23 | Henkel Corporation | Wet strength resin composition and method of making same |
| US5239047A (en) * | 1990-08-24 | 1993-08-24 | Henkel Corporation | Wet strength resin composition and method of making same |
| US5364927A (en) * | 1990-08-24 | 1994-11-15 | Henkel Corporation | Wet strength resin composition and method of making same |
| US7736465B2 (en) | 2003-02-07 | 2010-06-15 | Kemira Oyj | Anionic functional promoter and charge control agent with improved wet to dry tensile strength ratio |
| US9962876B2 (en) | 2013-12-05 | 2018-05-08 | Nakanishi Metal Works Co., Ltd. | Ring-shaped insert molded article |
-
1993
- 1993-07-14 JP JP5174030A patent/JPH0727833A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189142A (en) * | 1990-08-24 | 1993-02-23 | Henkel Corporation | Wet strength resin composition and method of making same |
| US5239047A (en) * | 1990-08-24 | 1993-08-24 | Henkel Corporation | Wet strength resin composition and method of making same |
| US5364927A (en) * | 1990-08-24 | 1994-11-15 | Henkel Corporation | Wet strength resin composition and method of making same |
| US7736465B2 (en) | 2003-02-07 | 2010-06-15 | Kemira Oyj | Anionic functional promoter and charge control agent with improved wet to dry tensile strength ratio |
| US9962876B2 (en) | 2013-12-05 | 2018-05-08 | Nakanishi Metal Works Co., Ltd. | Ring-shaped insert molded article |
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