JPH07273609A - 周期パルス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 抵抗、コンデンサ等の外部接続素子による時
定数で決まる所望の周波数で、確実に発振するＣＭＯＳ
型ＩＣの周期パルス発生回路を提供する。 【構成】 遅延回路の入出力間に、インバータ、抵抗、
コンデンサからなる直列回路が挿入され、かつそのコン
デンサの両端子間に他の抵抗が並列接続されてなる発振
回路と、前記遅延回路の出力信号を一方の入力端子に入
力し、他方の入力端子に前記遅延回路の入力信号を入力
してリセット信号を出力するアンドゲートと、前記遅延
回路の出力信号を一方の入力端子に入力し、他方の入力
端子に前記遅延回路の入力信号を入力してセット信号を
出力するノアゲートと、前記アンドゲートからリセット
信号を、またノアゲートからセット信号を受けて交互に
ローレベル信号、ハイレベル信号を出力するラッチ回路
とを備えてなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＭＯＳのＩＣを用
いてクロックパルス等の周期信号を作成して出力する周
期パルス発生回路に関するものである。

【０００２】

【従来の技術】従来のこの種の周期パルス発生回路の構
成を図３に基づいて説明する。１は第１バッファ回路
で、その入力端子は出力端子５に接続され、出力端子は
第１抵抗６の一端に接続されている。２は第２バッファ
回路で、その入力端子は後述の第３バッファ回路３の出
力端子と後述のインバータ回路４の入力端子とに接続さ
れ、また出力端子はコンデンサ７の一端に接続されてい
る。

【０００３】第３バッファ回路３は、入力端子が第２抵
抗８の一端に接続されると共に、その抵抗８と入力端子
との間には第３バッファ回路３の入力段保護用のリミッ
タ回路９が接続されている。なお、このリミッタ回路９
は直列接続された２つのダイオードから構成され、かつ
双方のダイオードの接続点に第３バッファ回路３の入力
端子が接続されている。

【０００４】インバータ回路４は、前述の如く入力端子
が第２バッファ回路２の入力端子に接続されると共に、
第３バッファ回路３の出力端子に接続されている。ま
た、インバータ回路４の出力端子は出力端子５に接続さ
れている。

【０００５】なお、前記第１、第２、第３バッファ回路
１、２、３、インバータ回路４及びリミッタ回路９は、
ＣＭＯＳ型ＩＣによって構成されている。

【０００６】次に、上記構成の作用を図４に示す波形を
参照しながら説明する。即ち区間Ｔ１において、時刻ｔ
１において電源が投入されると、第２バッファ回路２の
出力端子がハイレベルに、また第１バッファ回路１の出
力端子がローレベルになるので、Ａ点の電圧は＋Ｖ1に
瞬間的に立ち上がるが、その電圧はコンデンサ７と抵抗
６との時定数で微分され，Ａ点の電圧は徐々に低下する
（図４（１）参照）。

【０００７】そして、Ａ点の微分波形の電圧は抵抗８を
介してリミット回路９に供給され、電圧Ｖ２（＜Ｖ１）
でリミットされ、第３バッファ回路３に供給される（図
４（２）参照）。第３バッファ回路３の入力電圧が電源
電圧（＋Ｖ0）の１／２の電圧を超えている間は、第３
バッファ回路３の出力電圧はハイレベルな状態を維持
し、またインバータ回路４の出力はローレベルな状態を
維持する。

【０００８】また、第３バッファ回路３の入力電圧が電
源電圧（＋Ｖ0）の前記１／２の電圧を超えて下回った
場合には、第２バッファ回路２の出力電圧がローレベル
な状態に、インバータ回路４及び第１バッファ回路１の
出力電圧がハイレベルに変換されるので、Ａ点の電圧は
瞬間的に−Ｖ1まで立ち上がり、コンデンサ７は前記時
定数で充電され、Ａ点の電圧が電源電圧（＋Ｖ0）の１
／２の電圧に向けて上昇する。以下、上記動作が繰り返
され出力端子５から周期パルスが連続して出力される。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
如く構成されたＣＭＯＳ型ＩＣを用いた周期パルス発生
回路において、例えば電源電圧（＋Ｖ0）が変動した場
合や、スロークロック現象によるチャタリング時、すな
わち、上記Ａ点の電圧の微分波形が回路しきい値レベ
ル、例えば電源電圧（＋Ｖ0）の１／２の電圧に接近し
たとき（又は横切るとき）に、その微分波形がチャタリ
ングを起こし易く（図４（１）、（２）の波形Ｄ参
照）、一度電源電圧（＋Ｖ0）の１／２の電圧を下回っ
た後に、再度その電源電圧（＋Ｖ0）の１／２の電圧を
瞬間的にでも上回った場合には、その上回っている間、
第３バッファ回路３の出力電圧がハイレベルな状態に切
り替えられ、その後、ローレベルに戻る（図４（３）の
符号Ｐ）。

【００１０】その結果、この状態が繰り返し続く間は抵
抗６及びコンデンサ７で決まる時定数に相当する周波数
の、例えば２倍（または４倍）の周波数で発振し、出力
端子５から図４（４）に示すパルス信号が出力される。

【００１１】そこで、ノイズによる発振周波数の変動を
防止するために通常は、シュミット回路を用いてチャタ
リングを防止するようにした回路構成が用いられるが、
この種の回路構成にするとシュミット回路のしきい値の
大きなバラツキのために所望の発振周波数に設定できな
いという問題点があつた。

【００１２】この発明は、この様な問題点に着目してな
されたもので、抵抗、コンデンサ等の外部接続素子によ
る時定数で決まる所望の周波数で、確実に発振するＣＭ
ＯＳ型ＩＣの周期パルス発生回路を提供することを目的
とする。

【００１３】

【発明を解決するための手段】この発明に係る周期パル
ス発生回路は、遅延回路の入出力間に、インバータ、抵
抗、コンデンサからなる直列回路が挿入され、かつその
コンデンサの両端子間に他の抵抗が並列接続されてなる
発振回路と、前記遅延回路の出力信号を一方の入力端子
に入力し、他方の入力端子に前記遅延回路の入力信号を
入力してリセット信号を出力するアンドゲートと、前記
遅延回路の出力信号を一方の入力端子に入力し、他方の
入力端子に前記遅延回路の入力信号を入力してセット信
号を出力するノアゲートと、前記アンドゲートからリセ
ット信号を、またノアゲートからセット信号を受けて交
互にローレベル信号、ハイレベル信号を出力するラッチ
回路とを備えてなる。

【００１４】

【作用】発振回路の回路中に挿入された遅延回路の入力
端子と出力端子との論理状態に基づいて発振出力をハイ
レベル（またはローレベル）に、またローレベル（また
はハイレベル）に交互に切り替えるようにしたので、ス
ロークロック時のノイズでの発振周波数の変動が影響さ
れない。

【００１５】

【実施例】次に、この発明による実施例を以下に説明す
るが、この説明の中で図３で既に説明した構成要素と同
一なもの、または均等なものには同一符号を付してその
詳細説明は省略する。

【００１６】即ち図１において、１０は遅延回路で、図
３における第２及び第３バッファ回路２及び３の接続点
とインバータ回路４の入力端子との間に介挿され、第３
バッファ回路３の出力信号に所定の遅延時間ｔdを与え
て出力する。

【００１７】１１はアンドゲートで、前記遅延回路１０
の入力信号と出力信号とを入力して、その論理積をとっ
て、リセット信号を作成して出力する。１２はノアゲー
トで、前記アンドゲート１１と同様に前記遅延回路１０
の入力信号と出力信号とを入力して、その負の論理和を
とって、セット信号を作成して出力する。

【００１８】１５は２つのノアゲート１３、１４からな
るＲＳラッチ回路で、前記ノアゲート１２からセット信
号を入力して出力信号５をハイレベルにする。また、前
記アンドゲート１１からリセット信号を入力して出力信
号５をローレベル（又はハイレベル）にする。

【００１９】次に上記構成の作用説明を図２に基づいて
する。まず、正常発振時を示す区間Ｔ１において、時刻
ｔ１に電源が投入されると、第２バッファ回路２の出力
端子がハイレベルに、また第１バッファ回路１の出力端
子がローレベルになるので、Ａ点の電圧は瞬間的に＋Ｖ
1になるが、その電圧はコンデンサ７と抵抗６との時定
数で微分され，Ａ点の電圧は徐々に低下する（図２
（１）参照）。

【００２０】その微分波形の電圧は抵抗８を介してリミ
ット回路９に供給され、リミット回路９で電圧Ｖ２（＜
Ｖ１）でリミットされ、第３バッファ回路３に供給され
（図２（２）参照）、第３バッファ回路３の出力電圧
は、電源電圧（＋Ｖ0）の１／２の電圧を上回っている
間は、第３バッファ回路３の出力電圧をハイレベルな状
態に維持する（図２（３）参照）。

【００２１】また、この第３バッファ回路３の出力電圧
は遅延回路１０を介して遅延時間ｔdだけ遅れ、インバ
ータ回路４の入力端子に供給され（図２（４）参照）、
インバータ回路４に供給されたハイレベル信号によって
第１バッファ回路１の出力端子はローレベルな状態に維
持される。

【００２２】一方、第３バッファ回路３の入力電圧、す
なわち微分波形が前記電源電圧Ｖ0の１／２の電圧を超
えて下回った場合には、第２バッファ回路２の出力電圧
がローレベルな状態に切り替わり、そのローレベル状態
は遅延回路１０によって遅延時間ｔdだけ遅れてインバ
ータ回路４、ノアゲート１２及びアンドゲート１１のそ
れぞれの入力端子に供給される（図２（５）参照）。

【００２３】なお、第２バッファ回路２の出力電圧がロ
ーレベルな状態になった瞬間にＡ点の電圧が−Ｖ１まで
低下するが、第１バッファ回路１の出力がハイレベル状
態になるので、徐々にＡ点の電圧は微分波形を描いて上
昇してくる（図２（１）参照）。

【００２４】一方、遅延回路１０の入出力端子のそれぞ
れの論理は、アンドゲート１１に供給されてリセット信
号が作成されると共に（図２（６）参照）、このノアゲ
ート１２にも供給されてノアゲート１２ではセット信号
が作成される（図２（７）参照）。このアンドゲート１
１で作成されたリセット信号は、ＲＳラッチ回路１５の
一方のノアゲート１３に、またノアゲート１２で作成さ
れたセット信号はＲＳラッチ回路１５の他方のノアゲー
ト１４に供給され、ラッチ回路１５の出力端子をハイレ
ベル状態とローレベル状態を交互に変化させ、周期パル
ス５を出力する（図２（８）参照）。

【００２５】次に、例えば区間Ｔ２で示すようなスロー
クロック現象におけるチャタリング発生時には、上記Ａ
点の電圧波形である微分波形が回路しきい値レベル、例
えば電源電圧（＋Ｖ0）の１／２の電圧に接近したとき
に、その微分波形がチャタリングし（図２（１）、
（２）の波形Ｄ参照）、一度電源電圧（＋Ｖ0）の１／
２の電圧を下回った後に、再度その電源電圧（＋Ｖ0）
の１／２の電圧を瞬間的にでも上回った場合には、その
上回っている間、第３バッファ回路３の出力電圧がハイ
レベルな状態に切り替わり、その後再度ローレベルに戻
る。

【００２６】その結果、遅延回路１０の入出力端子のそ
れぞれの論理状態は、図２（３）、（４）に示すような
正規パルスＰの両側にノイズによるパルスを伴った論理
状態になるが、図２（６）に示すリセット信号がアンド
ゲート１１で作成され、また図２（７）に示すセット信
号がノアゲート１２で作成される。これらの信号は、ラ
ッチ回路１５に供給されて、供給されたリセット信号Ｐ
１，Ｐ２，Ｐ３のうちのＰ１で示す最初のリセット信号
によってローレベルになり（時刻ｔ2時点）、またセッ
ト信号Ｐ４，Ｐ５のうちのＰ４で示す最初のセット信号
によってハイレベルに切り替えられる（時刻ｔ3時
点）。以後、上記状態が交互に繰り返されて、周期パル
ス（図２（８）参照）が出力される。

【００２７】

【発明の効果】この発明によれば、簡単な回路構成で所
望の周波数の周期パルスを確実に得ることができるとい
う効果が発揮できる。

【図面の簡単な説明】

【図１】この発明の実施例を示す回路構成説明図であ
る。

【図２】図１の各部波形説明図である。

【図３】従来の回路構成説明図である。

【図４】図３の各部波形説明図である。

【符号の説明】

１、２、３ バッファ回路 ４ インバータ回路 ６、８ 抵抗 ７ コンデンサ １０ 遅延回路 １１ アンドゲート １２、１３、１４ ナンドゲート １５ ＲＳラッチ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 遅延回路の入出力間に、インバータ、抵
   抗、コンデンサからなる直列回路が挿入され、かつその
   コンデンサの両端子間に他の抵抗が並列接続されてなる
   発振回路と、前記遅延回路の出力信号を一方の入力端子
   に入力し、他方の入力端子に前記遅延回路の入力信号を
   入力してリセット信号を出力するアンドゲートと、前記
   遅延回路の出力信号を一方の入力端子に入力し、他方の
   入力端子に前記遅延回路の入力信号を入力してセット信
   号を出力するノアゲートと、前記アンドゲートからリセ
   ット信号を、またノアゲートからセット信号を受けて交
   互にローレベル信号、ハイレベル信号を出力するラッチ
   回路とを備えてなることを特徴とする周期パルス発生回
   路。