JPH07263376A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、シリコン領域にアルミニウム系金
属を直接に接続する部分とバリアメタル層を介して接続
する部分とを、同一基板に設けることで、基板に形成し
た素子の特性を向上させる。 【構成】 基体11の少なくとも表面側に単結晶シリコン
領域および多結晶シリコン領域のうちの少なくとも一方
からなる第１シリコン領域12を形成し、この第１シリコ
ン領域12にアルミニウム系金属の第１パターン17を直接
に接続する。それとともに、基体11の少なくとも表面側
に単結晶シリコン領域および多結晶シリコン領域のうち
の少なくとも一方からなる第２シリコン領域13を形成
し、この第２シリコン領域13にバリアメタル層18を介し
てアルミニウム系金属の第２パターン19を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリコン領域にアルミ
ニウム系金属を接続する部分を有する半導体装置の製造
方法に関するものである。

【０００２】

【従来の技術】従来、半導体素子分離における金属配線
と半導体基板とのオーミック接続の形成は、アルミニウ
ム（Ａｌ）またはアルミニウムシリコン（ＡｌＳｉ）と
シリコン（Ｓｉ）との直接接続によってきた。しかし接
続面積が狭くなると、固溶限度以上に含有されているシ
リコンは、アルミニウムがドーピングされたｐ型シリコ
ンとして接続部に優先的に析出する。それは、接続抵抗
を実行的に増大させることになる。そこで接続孔の微細
化にともない、アルミニウムとシリコンとの合金化反応
が比較的遅いバリアメタルが用いられている。バリアメ
タルとしては、タングステン（Ｗ），窒化酸化チタン
（ＴｉＯＮ）または窒化チタン（ＴｉＮ）が一般的に用
いられている。

【０００３】しかしながら、マグネシウム（Ｍｇ）やチ
タン（Ｔｉ）のようなｎ型シリコン（Ｓｉ）に対するシ
ョットキーバリアハイトの高い金属をバリアメタルに用
いると、ｎ型シリコンとの接続抵抗は低くなるが、逆に
ｐ型シリコンに対するバリアハイトは高くなって接続抵
抗が増大する。〔超高速ディジタルデバイスシリーズ超
高速ＭＯＳデバイス，（１９８６）菅野卓雄監修（培風
館）ｐ．９６参照〕

【０００４】一方、半導体集積回路のトリミング方法の
一つにツェナーザップ法がある。ツェナーザップ法で
は、集積回路の内部に逆バイアスが印加されるようにツ
ェナーダイオードを設ける。そして、ツェナーダイオー
ドにリーク電流しか流れていない回路に対して、必要に
応じてツェナーダイオードにのみ逆方向に過電流（およ
び電圧）を印加する。そして、ツェナーダイオードを破
壊短絡して、今までリーク電流しか流れずＯＰＥＮ状態
であった回路を短絡状態にトリミングする方法である。

【０００５】ツェナーダイオードを破壊短絡に導くのは
以下のような過程による。まず、ｐｎ接合の逆方向に大
電流が流れることによって、ツェナーダイオードの温度
が上昇する。さらに拡散の不均一、結晶欠陥、熱放散の
不均一などによって、局部的に温度が高くなるホットス
ポットと呼ばれる領域が発生する。この領域の温度がキ
ャリアの急激な増大を生じる真性温度に達すると、瞬間
的に低抵抗領域になって、接合破壊を生じる。その後、
続電流によってアルミニウムが溶解し、アノード・カソ
ード電極間のシリコン界面に溶融したアルミニウムフィ
ラメントが形成される。しかし、ここでも、融点が３０
００℃に近いようなバリアメタル層を形成すると、金属
フィラメントが形成されても短絡状態に移行した後、抵
抗値が十分に低くならないという課題が発生する。

【０００６】

【発明が解決しようとする課題】バリアメタル層を用い
た場合には、ｐ型シリコン領域との接続抵抗が高くな
る。その結果、例えばＮＰＮ型トランジスタでは、ベー
ス抵抗が高くなる。また、ツェナーダイオードによるツ
ェナーザップトリミングを行った際、破壊短絡部の抵抗
が十分低くならない。

【０００７】本発明は、アルミニウム系金属のパターン
とＰ型シリコン領域とを直接に接続した際の接続抵抗値
とツェナーダイオードの破壊部の抵抗値とを低めた半導
体装置およびその製造方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。半導体装置は以下のような第１接続部と第２接続
部とを有するものである。すなわち、第１接続部は、基
体の少なくとも表面側には単結晶シリコンおよび多結晶
シリコンのうちの少なくとも一方からなる第１シリコン
領域と、それに直接に接続されているアルミニウム系金
属の第１パターンとからなる。また第２接続部は、基体
の少なくとも表面側には単結晶シリコンおよび多結晶シ
リコンのうちの少なくとも一方からなる第２シリコン領
域と、それにバリアメタル層を介して接続されているア
ルミニウム系金属の第２パターンとからなるものであ
る。

【０００９】上記第１シリコン領域にはツェナーザップ
ダイオードを設けてもよい。さらに上記第１パターンと
接続する第１シリコン領域の少なくとも上層にＰ型拡散
層を形成してもよい。

【００１０】また半導体装置の製造方法としては以下の
ような工程になっている。すなわち、第１シリコン領域
に通じる第１接続孔を基体上の絶縁膜に形成する。続い
て第１接続孔の内部とともに絶縁膜上にアルミニウム系
金属の第１の膜を形成した後、この第１の膜をパターニ
ングして、第１シリコン領域に接続する第１パターンを
形成する。次いで、第２シリコン領域上の絶縁膜に第２
接続孔を形成し、その少なくとも底部にバリアメタル層
を形成する。そして第２接続孔の内部と絶縁膜上とにア
ルミニウム系金属の第２の膜を形成した後、それをパタ
ーニングして、バリアメタル層を介して第２シリコン領
域に接続する第２パターンを形成する。

【００１１】

【作用】上記構成の半導体装置の第１接続部では、第１
シリコン領域とアルミニウム系金属の第１パターンとを
直接に接続したことから、接続抵抗が低くなる。例えば
ＮＰＮ型バイポーラトランジスタのベース領域とベース
電極との接続では、ベース領域はＰ型シリコンで形成さ
れているため、その接続抵抗は低くなる。したがって、
ベース抵抗が低くなる。また、第２接続部では、第２シ
リコン領域とアルミニウム系金属の第２パターンとをバ
リアメタル層を介して接続したことから、そのバリアメ
タル層は第２パターンに含まれているシリコンが優先的
に析出するのを防止する。

【００１２】さらに、上記第１接続部にツェナーザップ
トリミングを行うツェナーダイオードを設けたもので
は、トリミングを行った際に破壊短絡部の抵抗が低くな
る。

【００１３】また、第１接続部の第１シリコン領域にＰ
型拡散層を形成したものでは、Ｎ型拡散層に接続したも
のよりも接続抵抗が低くなる。

【００１４】上記半導体装置の製造方法では、基体上の
絶縁膜に第１シリコン領域に通じる第１接続孔を形成
し、それを通して第１シリコン領域に直接に接続するア
ルミニウム系金属の第１パターンを形成する。その後、
絶縁膜に第２シリコン領域に通じる第２接続孔を形成
し、それを通してバリアメタル層を介して第２シリコン
領域に接続するアルミニウム系金属の第２パターンを形
成する。したがって、アルミニウム系金属のパターンを
シリコン領域に直接に接続する部分とバリアメタル層を
介して接続する部分とが、同一基体上に形成される。

【００１５】

【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。

【００１６】図に示すように、基体１１の上層の一部分
には第１シリコン領域１２と第２シリコン領域１３とが
形成されている。上記基体１１は、例えば半導体基体か
らなる。上記第１シリコン領域１２および第２シリコン
領域１３は、少なくとも表層が単結晶シリコンおよび多
結晶シリコンのうちの少なくとも一方で形成されたもの
である。

【００１７】上記基体１１の上面には絶縁膜１４が成膜
されている。上記第１，第２シリコン領域１２，１３上
の絶縁膜１４には接続孔１５，１６が形成されている。

【００１８】上記接続孔１５には、第１シリコン領域１
２に直接に接続するアルミニウム系金属の第１パターン
１７が形成されている。この第１シリコン領域１２と第
１パターン１７との接続部分が第１接続部１になる。ま
た接続孔１６には、少なくともその底面にバリアメタル
層１８が形成されている。そして上記接続孔１６には、
上記バリアメタル層１８を介して上記第２シリコン領域
１３に接続するアルミニウム系金属の第２パターン１９
が形成されている。この第２シリコン領域１３と第２パ
ターン１９との接続部分が第２接続部２になる。

【００１９】上記構成の半導体装置の第１接続部１で
は、第１シリコン領域１２とアルミニウム系金属の第１
パターン１７とが直接に接続されていることから、その
第１シリコン領域１２のＰ型シリコンまたはＰ型多結晶
シリコンに対する接続抵抗は低くなる。また、第２接続
部２では、第２シリコン領域１３とアルミニウム系金属
の第２パターン１９とがバリアメタル層１８を介して接
続されていることから、そのバリアメタル層１８は、第
２パターン１９に含まれているシリコンが第２シリコン
領域１３に優先的に析出するのを防止する。

【００２０】上記構成における第１シリコン領域１２お
よび第２シリコン領域１３は、同一シリコン層からなる
ものであってもよい。または一方が単結晶シリコンから
なり、他方が多結晶シリコンからなるものであってもよ
い。または、同一シリコン層からなり、導電型が異なる
ものであってもよい。

【００２１】例えば、第２シリコン領域１３を多結晶シ
リコンとして、その多結晶シリコンにアルミニウム系金
属からなる第１パターン１７を形成してもよい。このよ
うなものとしては、基板上に多結晶シリコン領域を形成
して、その多結晶シリコン領域に薄膜トランジスタ〔Ｔ
ＦＴ（Thin Film Transistor）〕のアクティブ領域を
形成したものがある。通常、アクティブ領域にアルミニ
ウム系金属からなる配線を接続する際には、バリアメタ
ル層を介して接続する。

【００２２】次に上記説明したような同一基体に第１接
続部１と第２接続部２とが形成されるようなデバイスの
具体例を、図２の概略構成断面図により説明する。図で
は、一例として、ＮＰＮ型バイポーラトランジスタとツ
ェナーダイオードとを形成した半導体基板を説明する。

【００２３】図に示すように、基体にはＰ型の単結晶シ
リコン基板（以下シリコン基板と記す）２１が用いられ
ている。このシリコン基板２１の上層の一部分には、Ｎ
⁺ 型埋込層（以下埋込層と記す）２２，２３が形成され
ている。さらにシリコン基板２１の上面にはＮ^- 型エピ
タキシャル層（以下エピタキシャル層と記す）２４が堆
積されている。このエピタキシャル層２４の下層の一部
分には、上記埋込層２２，２３の不純物が拡散されてい
る。したがって、埋込層２２，２３はエピタキシャル層
２４の下層に拡散した状態に形成されている。

【００２４】また上記エピタキシャル層２４には、上記
埋込層２２とその上部のエピタキシャル層２４からなる
第１素子形成領域２５および上記埋込層２２とその上部
のエピタキシャル層２４からなる第２素子形成領域２６
とを分離するＰ型素子分離領域２７がシリコン基板２１
に達する状態に形成されている。

【００２５】上記第１素子形成領域２５にはバイポーラ
トランジスタ３が形成される。すなわち、第１素子形成
領域２５のエピタキシャル層２４の上層の一部分にはＰ
型ベース領域３１（以下ベース領域と記す）が形成され
ている。上記ベース領域３１の上層の一部分にはＮ⁺ 型
エミッタ領域（以下エミッタ領域と記す）３２が形成さ
れている。またＰ型ベース領域３１の一部分には、上記
エミッタ領域３２に接合することなく上記エピタキシャ
ル層２４に達するＰ⁺ 型グラフトベース領域（以下グラ
フトベース領域と記す）３３が形成されている。

【００２６】さらにエピタキシャル層２４の一部分に
は、上記ベース領域３１に接合することなく埋込層２２
に達するＮ型プラグイン領域３４が形成されている。こ
のＮ型プラグイン領域３４の上層にはＮ⁺ 型拡散層３５
が形成されている。

【００２７】第２素子形成領域２６にはツェナーダイオ
ード４が形成される。このツェナーダイオード４は、バ
イポーラトランジスタのプロセスを利用して形成される
ので、以下のような構成になっている。

【００２８】すなわち、第２素子形成領域２６における
エピタキシャル層２４の上層の一部分には上記Ｐ型拡散
層４１が形成されている。このＰ型拡散層４１は、ＮＰ
Ｎ型トランジスタのＰ型ベース領域に相当し、アノード
として作用する。上記Ｐ型拡散層４１の一部分には、エ
ピタキシャル層２４に達するＰ⁺ 型拡散層４２が形成さ
れている。このＰ⁺ 型拡散層４２は、ＮＰＮ型トランジ
スタのＰ⁺ 型グラフトベース領域に相当する。

【００２９】またＰ型拡散層４１の上層の一部分には、
上記Ｐ⁺ 型拡散層４２に接合しない状態にＮ⁺ 型高濃度
拡散層４３が形成されている。上記Ｎ⁺ 型高濃度拡散層
４３は、ＮＰＮ型トランジスタのエミッタ拡散層に相当
し、カソードとして作用する。さらに上記エピタキシャ
ル層２４の一部分には、上記Ｐ型拡散層４１に接合する
ことなく埋込層２３に達するＮ型拡散層４４が形成され
ている。このＮ型拡散層４４の上層には、Ｎ⁺ 型高濃度
拡散層４５が形成されている。このＮ⁺ 型高濃度拡散層
４５は、ＮＰＮ型トランジスタのコレクタ取り出し電極
に相当し、後述する配線によって上記Ｎ⁺ 型高濃度拡散
層４３に接続されている。

【００３０】さらに上記エピタキシャル層２４の上面に
は、層間絶縁膜５１が成膜されている。

【００３１】そして第１素子形成領域２４におけるエミ
ッタ領域３２上の層間絶縁膜５１には接続孔５２が形成
されている。この接続孔５２の少なくとも底面（エミッ
タ領域３２上）にはバリアメタル層６１が形成されてい
る。このバリアメタル層６１は、例えばチタン（Ｔｉ）
膜と窒化酸化チタン（ＴｉＯＮ）膜とからなる。そして
上記バリアメタル層６１を介して、上記接続孔５２に
は、アルミニウム系金属からなるものでエミッタ領域３
２に接続するエミッタ電極６２が形成されている。

【００３２】またグラフトベース領域３３上の層間絶縁
膜５１には、接続孔５３が形成されている。この接続孔
５３には、アルミニウム系金属からなるものでグラフト
ベース領域３３に接続するベース電極６３が形成されて
いる。さらにＮ⁺ 型拡散層３５上の層間絶縁膜５１に
は、接続孔５４が形成されている。この接続孔５４の少
なくとも底面（Ｎ⁺ 型拡散層３５上）にはバリアメタル
層６４が形成されている。このバリアメタル層６４は、
上記バリアメタル層６１と同様に、チタン（Ｔｉ）膜と
窒化酸化チタン（ＴｉＯＮ）膜とからなる。そして上記
バリアメタル層６４を介して、該接続孔５４にはアルミ
ニウム系金属からなるものでＮ⁺ 型拡散層３５に接続す
るコレクタ電極６５が形成されている。上記の如くに、
素子形成領域２５にＮＰＮ型バイポーラトランジスタ３
は構成されている。

【００３３】そしてＰ⁺ 型拡散層４２上の層間絶縁膜５
１には接続孔５５が形成されている。この接続孔５５に
は、アルミニウム系金属からなるものでＰ⁺ 型拡散層４
２に接続するアノード電極６６が形成されている。また
Ｎ⁺ 型高濃度拡散層４３，４５上の層間絶縁膜５１に
は、接続孔５６，５７が形成されている、それらの接続
孔５６，５７には、アルミニウム系金属からなるもので
Ｎ⁺ 型高濃度拡散層４３，４５を接続するカソード電極
６７が形成されている。上記のように、素子形成領域２
６にはツェナーダイオード４が構成されている。

【００３４】なお、図には示さないが、ベース電極６
３，アノード電極６６およびカソード電極６７のオーバ
エッチングを防止するために、ベース電極６３上，アノ
ード電極６６上およびカソード電極６７上にはバリアメ
タル層１８とエミッタ電極６２を形成した膜とが形成さ
れている。またはバリアメタル層１８のみを形成したも
よい。

【００３５】上記構成の半導体装置では、グラフトベー
ス領域３３とベース電極６３，Ｐ⁺型拡散層４２とアノ
ード電極６６およびＮ⁺ 型高濃度拡散層４３，４５とカ
ソード電極６７のように、アルミニウム系金属からなる
電極とシリコンからなるエピタキシャル層２４に設けた
拡散層とを直接に接続した第１接続部１が形成されてい
る。それとともに、エミッタ領域３２とエミッタ電極６
２およびＮ⁺ 型拡散層３５とコレクタ電極６５のよう
に、バリアメタル層６１，６４を介してアルミニウム系
金属からなる電極とシリコンからなるエピタキシャル層
２４に設けた拡散層とを接続した第２接続部２とが形成
されている。

【００３６】上記ＮＰＮ型バイポーラトランジスタ３の
グラフトベース領域３３とベース電極６３との接続で
は、グラフトベース領域３３とベース電極６３とを直接
に接続しているので、バリアメタル層を介して接続した
ものよりベース抵抗が低くなる。このように、Ｐ型拡散
層にアルミニウム系金属からなる電極を接続したもので
は、接続抵抗が低くなる。また上記ツェナーダイオード
４のＰ⁺ 型拡散層４２とアノード電極６６との接続およ
びＮ⁺ 型高濃度拡散層４３，４５とカソード電極６７と
の接続では、それぞれの拡散層とそれぞれの電極とを直
接に接続しているので、ツェナーザップトリミングを行
った場合には、バリアメタル層を介して接続したものよ
り破壊短絡部の抵抗が十分に低くなる。

【００３７】次に上記図１で説明した半導体装置の製造
方法を、図３，図４の製造工程図（その１），（その
２）によって説明する。なお、図では前記図１で説明し
たのと同様の構成部品には同一符号を付す。

【００３８】図の（１）に示すように、半導体基板１１
の上層の一部分には第１シリコン領域１２と第２シリコ
ン領域１３とが形成されている。上記第１シリコン領域
１２および第２シリコン領域１３は、単結晶シリコンお
よび多結晶シリコンのうちの少なくとも一方で形成され
たもので、導電型不純物を含む拡散層になっている。

【００３９】まず第１工程を行う。この工程では、化学
的気相成長（以下ＣＶＤと記す）法，蒸着法およびスパ
ッタ法に代表されるような成膜技術によって、上記半導
体基板１１の上面に絶縁膜１４を成膜する。この絶縁膜
１４は、例えば酸化シリコン膜，窒化酸化シリコン膜お
よび窒化シリコン膜のうちの少なくとも１種からなる。

【００４０】次いで図３の（２）に示す第２工程を行
う。この工程では、通常のリソグラフィー技術とエッチ
ング（ドライエッチングまたはウェットエッチング）と
によって、絶縁膜１４のパターニングを行う。すなわ
ち、上記第１シリコン領域１２上の絶縁膜１４に接続孔
１５を形成する。

【００４１】続いて図３の（３）に示す第３工程を行
う。この工程では、ＣＶＤ法，蒸着法およびスパッタ法
に代表されるような成膜技術によって、上記第１接続孔
１５の内部とともに上記絶縁膜１４上にアルミニウム系
金属の第１の膜７１を成膜する。

【００４２】その後、図３の（４）に示すように、通常
のリソグラフィー技術とエッチング（ドライエッチング
またはウェットエッチング）とによって、アルミニウム
系金属の第１の膜７１のパターニングを行う。すなわ
ち、第１の膜７１の２点鎖線で示す部分を除去して、残
した第１の膜（７１）で、第１接続孔１５を通して第１
シリコン領域１２に接続するアルミニウム系金属の第１
パターン１７を形成する。

【００４３】次いで図４の（５）に示す第４工程を行
う。この工程では、通常のリソグラフィー技術とエッチ
ング（ドライエッチングまたはウェットエッチング）と
によって、絶縁膜１４のパターニングを行う。すなわ
ち、上記第２シリコン領域１３上の絶縁膜１４に接続孔
１６を形成する。

【００４４】そして図４の（６）に示す第５，第６工程
を行う。第５工程では、ＣＶＤ法，蒸着法およびスパッ
タ法に代表されるような成膜技術によって、少なくとも
上記第２接続孔１６の底部にバリアメタル層形成膜７２
を成膜する。通常は、このバリアメタル層形成膜７２
は、絶縁膜１４上にも形成される。上記バリアメタル層
形成膜７２は、例えばチタン（Ｔｉ）膜と窒化酸化チタ
ン（ＴｉＯＮ）膜との積層構造で形成される。また、タ
ングステン（Ｗ）膜、酸化チタン（ＴｉＯ₂ ）膜などを
用いることも可能である。

【００４５】続けて第６工程を行う。この工程では、Ｃ
ＶＤ法，蒸着法およびスパッタ法に代表されるような成
膜技術によって、上記第２接続孔１６の内部とともに上
記バリアメタル層形成膜７２上にアルミニウム系金属の
第２の膜７３を成膜する。

【００４６】その後、図４の（７）に示すように、通常
のリソグラフィー技術とエッチング（ドライエッチング
またはウェットエッチング）とによって第２の膜７３と
バリアメタル層形成膜７２のパターニングを行う。すな
わち、第２の膜７３の２点鎖線で示す部分とバリアメタ
ル層形成膜７２の１点鎖線で示す部分とを除去して、残
したバリアメタル層形成膜（７２）からなるバリアメタ
ル層１８を介して、残した第２の膜（７３）で第２シリ
コン領域１３に接続する第２パターン１９を形成する。
上記パターニングでは、先に形成した第１パターン１７
のオーバエッチングを防止するために、図に示すよう
に、上記バリアメタル層形成膜７２と第２の膜７３とを
残すのが好ましい。またはバリアメタル層形成膜７２の
みを残してもよい。

【００４７】このようにして、上記接続孔１５に第１シ
リコン領域１２と第１パターン１７とが直接に接続する
第１接続部１を形成する。また接続孔１６にバリアメタ
ル層１８を介して第２シリコン領域１３と第２パターン
１９とが接続する第２接続部２を形成する。したがっ
て、第１接続部１および第２接続部２は、同一半導体基
板１１に設けられる。

【００４８】次に前記図３，図４で説明したような同一
基体に第１接続部１と第２接続部２とを形成する一具体
例として、ＮＰＮ型バイポーラトランジスタとツェナー
ダイオードとを形成する方法を、図５，図６の製造工程
図（その１），（その２）により説明する。なお、図で
は上記図２で説明したのと同様の構成部品には同一符号
を付す。

【００４９】図５の（１）に示すように、基体にはＰ型
の単結晶シリコン基板（以下シリコン基板と記す）２１
を用いる。このシリコン基板２１の上面にはＮ^- 型エピ
タキシャル層２４が形成されている。さらにシリコン基
板２１の上層の一部分とエピタキシャル層２４の下層の
一部分とには、埋込層２２，２３が連続して形成されて
いる。また各Ｎ⁺ 型埋込層（以下埋込層と記す）２２，
２３上のエピタキシャル層２４の側周側にはＰ型素子分
離領域２７がシリコン基板２１に達する状態に形成され
ている。

【００５０】埋込層２２上におけるエピタキシャル層２
４の上層の一部分にはＰ型ベース領域３１と埋込層２２
に達するＮ型プラグイン領域３４が形成されている。Ｐ
型ベース領域３１の上層の一部分にはＮ⁺ 型のエミッタ
領域３２とエピタキシャル層２４に達するＰ⁺ 型グラフ
トベース領域３３とが形成されている。またＮ型プラグ
イン領域３４の上層にはＮ⁺ 型拡散層３５が形成されて
いる。

【００５１】さらに埋込層２３上におけるエピタキシャ
ル層２４の上層の一部分には、Ｐ型拡散層４１と埋込層
２３に達するＮ型拡散層４４とが形成されている。Ｐ型
拡散層４１の一部分には、エピタキシャル層２４に達す
るＰ⁺ 型拡散層４２とＮ⁺ 型高濃度拡散層４３とが形成
されている。またＮ型拡散層４４の上層にはＮ⁺ 型高濃
度拡散層４５が形成されている。

【００５２】上記の如くに、半導体基板２１には、各拡
散層が作りこまれている。そして、第１工程を行う。こ
の工程では、ＣＶＤ法，蒸着法およびスパッタ法に代表
されるような成膜技術を用いて、上記エピタキシャル層
２４の上面に層間絶縁膜５１を成膜する。この層間絶縁
膜５１は、例えば酸化シリコン膜，窒化酸化シリコン膜
および窒化シリコン膜のうちの少なくとも１種からな
る。

【００５３】次いで図５の（２）に示す第２工程を行
う。この工程では、通常のリソグラフィー技術とエッチ
ング（例えばドライエッチング）とによって、層間絶縁
膜５１のパターニングを行う。すなわち、Ｐ⁺ 型グラフ
トベース領域３３上の層間絶縁膜５１に接続孔５３を形
成する。それとともに、Ｐ⁺ 型拡散層４２上，Ｎ⁺ 型高
濃度拡散層４３，４５上の層間絶縁膜５１に接続孔５
５，５６，５７を形成する。

【００５４】続いて図５の（３）に示す第３工程を行
う。この工程では、ＣＶＤ法，蒸着法およびスパッタ法
に代表されるような成膜技術によって、上記接続孔５
３，５５〜５７の各内部とともに上記層間絶縁膜５１上
にアルミニウム系金属の第１の膜７１を成膜する。

【００５５】その後図６の（４）に示すように、通常の
リソグラフィー技術とエッチング（ドライエッチングま
たはウェットエッチング）とによって、第１の膜７１の
パターニングを行う。すなわち、第１の膜７１の２点鎖
線で示す部分を除去して、残した第１の膜（７１）で、
接続孔５３を通してＰ⁺ 型グラフトベース領域３３に接
続するベース電極６３を形成する。それとともに、接続
孔５５を通してＰ⁺ 型拡散層４２に接続するアノード電
極６６を形成する。また接続孔５６，５７を通してＮ⁺
型高濃度拡散層４３，４５に接続するカソード電極６７
を形成する。

【００５６】次いで図６の（５）に示す第４工程を行
う。この工程では、通常のリソグラフィー技術とエッチ
ング（ドライエッチングまたはウェットエッチング）と
によって、層間絶縁膜５１のパターニングを行う。すな
わち、上記エミッタ領域３２およびＮ⁺ 型拡散層３５上
の層間絶縁膜５１に接続孔５２および接続孔５４を形成
する。

【００５７】そして図６の（６）に示す第５，第６工程
を行う。第５工程では、ＣＶＤ法，蒸着法およびスパッ
タ法に代表されるような成膜技術によって、少なくとも
上記接続孔５２および接続孔５４の各底部にバリアメタ
ル層形成膜７２を成膜する。通常は、このバリアメタル
層形成膜７２は、層間絶縁膜５１上にも形成される。上
記バリアメタル層形成膜７２は、例えばチタン（Ｔｉ）
膜と窒化酸化チタン（ＴｉＯＮ）膜との積層構造で形成
される。また、タングステン（Ｗ）膜、酸化チタン（Ｔ
ｉＯ₂ ）膜などを用いることも可能である。

【００５８】続けて第６工程を行う。この工程では、Ｃ
ＶＤ法，蒸着法およびスパッタ法に代表されるような成
膜技術によって、上記接続孔５２および接続孔５４の各
内部とともに上記バリアメタル層形成膜７２上にアルミ
ニウム系金属の第２の膜７３を成膜する。

【００５９】その後、図６の（７）に示すように、通常
のリソグラフィー技術とエッチング（ドライエッチング
またはウェットエッチング）とによって第２の膜７３と
バリアメタル層形成膜７２のパターニングを行う。すな
わち、第２の膜７３の２点鎖線で示す部分とバリアメタ
ル層形成膜７２の１点鎖線で示す部分とを除去する。そ
して残したバリアメタル層形成膜（７２）で、接続孔５
２，接続孔５４の少なくとも各底部にバリアメタル層６
１，６４を形成する。また残した第２の膜（７３）で、
接続孔５２内のバリアメタル層形成膜（７２）を介して
エミッタ領域３２に接続するエミッタ電極６２を形成す
る。それとともに、接続孔５４内のバリアメタル層形成
膜（７２）を介してＮ⁺ 型拡散層３５に接続するコレク
タ電極６５を形成する。

【００６０】上記パターニングでは、先に形成したベー
ス電極６３，アノード電極６６およびカソード電極６７
のオーバエッチングを防止するために、図に示すよう
に、ベース電極６３，アノード電極６６およびカソード
電極６７上に上記バリアメタル層形成膜７２と第２の膜
７３とを残すのが好ましい。またはバリアメタル層形成
膜７２のみを残してもよい。

【００６１】上記半導体装置の製造方法では、シリコン
基板２１上に成長させたエピタキシャル層２４に拡散層
〔Ｐ⁺ 型グラフトベース領域３３，Ｐ⁺ 型拡散層４２，
Ｎ⁺型高濃度拡散層４３，４５〕を形成して、アルミニ
ウム系金属からなる電極（ベース電極６３，アノード電
極６６，カソード電極６７）を直接に接続した部分を形
成してから、上記エピタキシャル層２４に形成した別の
拡散層（エミッタ領域３２，Ｎ⁺ 型拡散層３５）にバリ
アメタル層形成膜７２を介して接続する電極（エミッタ
電極６２，コレクタ電極６５）を形成したことから、同
一のシリコン基板２１上に、アルミニウム系金属とシリ
コンからなる拡散層とを直接に接続する部分とバリアメ
タル層形成膜７２を介して接続する部分とが形成され
る。

【００６２】また、アルミニウム系金属膜を直接にシリ
コン領域に接続した部分とバリアメタル層を介して接続
した部分とが同一基板に設けられる。そこで、図７に示
すように、表面側が少なくとも絶縁層９１で形成されて
いるシリコン基板９０上に、バリアメタル層８２とアル
ミニウム系金属（例えばアルミニウム−シリコン）層８
３からなる配線８４で、内部回路８１を形成する。した
がって、内部回路８１は、微細で高集積な回路になる。
一方、シリコン基板９０上に、アルミニウム層８６とバ
リアメタル層８２とアルミニウム系金属層８３との積層
構造からなる配線８７で、電源回路，接地線等の大電流
を流すことが可能な回路８５を形成する。したがって、
配線８７のインピーダンスを低減することが可能にな
る。

【００６３】

【発明の効果】以上、説明したように本発明によれば、
第１接続部では、第１シリコン領域とアルミニウム系金
属の第１パターンとを直接に接続したので接続抵抗を低
くすることが可能になる。第２接続部では、第２シリコ
ン領域とアルミニウム系金属の第２パターンとをバリア
メタル層を介して接続したので、バリアメタル層によっ
って、第２パターンに含まれているシリコンが第２接続
部に優先的に析出するのを防止することが可能になる。
したがって、接続抵抗の低減を図るとともに、接続部分
の信頼性の向上が図れる。

【００６４】また、第１接続部にツェナーザップダイオ
ードを設けたものによれば、ツェナーザップトリミング
を行った際に破壊短絡部の抵抗を低くすることが可能に
なる。

【００６５】また、第１接続部の第１シリコン領域の少
なくとも上層にＰ型拡散層を形成したものによれば、第
１パターンとの接続抵抗を低減することができる。

【００６６】本発明の半導体装置の製造方法によれば、
第１シリコン領域に直接に接続するアルミニウム系金属
の第１パターンを形成してから、第２シリコン領域にバ
リアメタル層を介して接続するアルミニウム系金属の第
２パターンを形成するので、アルミニウム系金属をシリ
コン領域に直接に接続する部分とバリアメタル層を介し
て接続する部分とを同一基体上に形成するこが可能にな
る。したがって、直接に接続する部分とバリアメタル層
を介して接続する部分とを適所に形成することができ
る。

【図面の簡単な説明】

【図１】実施例の概略構成断面図である。

【図２】デバイスの具体例の概略構成断面図である。

【図３】実施例の製造工程図（その１）である。

【図４】実施例の製造工程図（その２）である。

【図５】デバイスの具体例の製造工程図（その１）であ
る。

【図６】デバイスの具体例の製造工程図（その２）であ
る。

【図７】実施例の応用例の説明図である。

【符号の説明】

１ 第１接続部 ２ 第２接続
部 ３ ＮＰＮ型バイポーラトランジスタ ４ ツェナー
ダイオード １１ 基体 １２ 第１シ
リコン領域 １３ 第２シリコン領域 １４ 絶縁膜 １５ 第１接続孔 １６ 第２接
続孔 １７ 第１パターン １８ バリア
メタル層 １９ 第２パターン ７１ 第１の
膜 ７３ 第２の膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 単結晶シリコンおよび多結晶シリコンの
   うちの少なくとも一方からなるもので基体の少なくとも
   表面側に形成した第１シリコン領域と、 前記第１シリコン領域に直接に接続したアルミニウム系
   金属の第１パターンと、 単結晶シリコンおよび多結晶シリコンのうちの少なくと
   も一方からなるもので前記基体の少なくとも表面側に形
   成した第２シリコン領域と、 前記第２シリコン領域にバリアメタル層を介して接続し
   たアルミニウム系金属の第２パターンとを備えたことを
   特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記第１シリコン領域にツェナーザップトリミングを行
   うツェナーダイオードを設けたことを特徴とする半導体
   装置。
3. 【請求項３】 請求項１または請求項２記載の半導体装
   置において、 前記第１シリコン領域の少なくとも上層の一部分にＰ型
   拡散層を形成したことを特徴とする半導体装置。
4. 【請求項４】 単結晶シリコンおよび多結晶シリコンの
   うちの少なくとも一方からなる第１シリコン領域と第２
   シリコン領域とが少なくとも表面側に形成された基体の
   表面に絶縁膜を成膜する第１工程と、 前記第１シリコン領域に達する第１接続孔を前記絶縁膜
   に形成する第２工程と、 前記第１接続孔の内部とともに前記絶縁膜上にアルミニ
   ウム系金属の第１の膜を形成した後、該第１の膜で前記
   第１接続孔を通して前記第１シリコン領域に接続する第
   １パターンを形成する第３工程と、 前記第２シリコン領域に達する第２接続孔を前記絶縁膜
   に形成する第４工程と、 前記第２接続孔の少なくとも底部にバリアメタル層を形
   成する第５工程と、 前記第２接続孔の内部とともに前記絶縁膜上に第２アル
   ミニウム系金属の第２の膜を形成した後、該第２の膜で
   前記バリアメタル層を介して前記第２シリコン領域に接
   続する第２パターンを形成する第６工程とからなる半導
   体装置の製造方法。