JPH0724028B2 - 試験機能を持つ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 計算機システム等における、装置の試験の制御方式であ
る。処理要求をスタックメモリに蓄積して、順次処理す
る装置で、試験モードの指定がある場合には、処理要求
の受付を止め、該スタックに保持している処理要求を、
反復して順次処理する。この構成により、装置の単体動
作試験等のための機構を経済的に実現することができ
る。

〔産業上の利用分野〕

本発明は、計算機システム等における、試験機能を持つ
制御装置に関する。

計算機システム等を構成する装置、例えば記憶制御装置
等では、複数の他装置から発生する処理要求を効率よく
処理するために、要求をスタックして処理する方式がし
ばしば採られる。

又、装置の試験において、一連の動作を連続的に繰り返
して、その間の状態を観測等することがしばしば要求さ
れる。

〔従来の技術と発明が解決しようとする問題点〕

第２図は計算機システムの一構成例を示すブロック図で
ある。

図において、１は記憶装置であり、記憶制御装置２が、
他装置例えば処理装置３〜５等からの記憶装置１へのア
クセス要求を、バス６を介して受け付けて、記憶装置１
を制御する。又、処理装置の１つ、例えば処理装置５
は、いわゆるサービスプロセッサでよく、サービスプロ
セッサの場合には公知のように、システムの各装置と接
続し、各装置の監視及び試験等を処理する。

第３図は、記憶制御装置２の一構成例を示すブロック図
である。

スタックメモリ10は、処理要求として他装置から転送さ
れる制御情報及びデータを、所要数蓄積する容量を有す
るメモリ装置である。

処理要求は発信元の処理装置３〜５からバス６を経て、
入力レジスタ11に受信され、コマンド受付部12は、スタ
ックメモリ10に空き領域がある限り処理要求を受け付け
て、入力レジスタ11の処理要求情報をスタックメモリ10
上の、書込みアドレスレジスタ13の指す領域に格納す
る。

その後、書込みアドレスレジスタ13のアドレスを、アド
レス増分回路14によって更新し、次の領域アドレスを指
すようにする。なお、アドレス増分回路14は、アドレス
がスタックメモリ10の容量を越えたときは、アドレス値
を０に復帰させることにより、スタックメモリ10を反復
して使用するようにする。

コマンド制御部15は、スタックメモリ10に未処理の処理
要求があると、スタックメモリ10上の読出しアドレスレ
ジスタ16の指す領域から１組の処理要求情報を読み出
し、アクセス制御部18へ渡して、記憶装置１に対する、
要求されたアクセスを実行する。

その後、読出しアドレスレジスタ16のアドレスを、アド
レス増分回路17によって更新し、次の領域アドレスを指
すようにする。アドレス増分回路17も、アドレス増分回
路14と同様に、アドレス値が所定の最高値を越えると０
に復帰させる。

このような構成の記憶制御装置２の動作を試験し、又記
憶制御装置２を介して記憶装置１を試験する場合に、適
当な動作を実行させるための処理要求の列を、繰り返し
連続的に処理させ、その間に装置内の所要の各部の状態
を観測することが必要とされる場合がしばしばある。

従来はそのような場合にも、例えばサービスプロセッサ
である処理装置５から処理要求を発生して、記憶制御装
置２に送り込む方法がとられるので、操作が容易でない
上に、その結果十分な回数の連続繰り返し動作を得るこ
とも困難であるという問題があった。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は記憶制御装置２に代わる記憶制御装置の構成を示
し、20は試験モードを表示する試験表示ラッチ、21はコ
マンド受付部、22はコマンド制御部である。

〔作 用〕

試験表示ラッチ20は、例えばサービスプロセッサからセ
ットされ、オン状態で試験モードを示し、オフ状態で試
験中でない通常モードを示すとする。

試験表示ラッチ20のオン信号を受けている間、コマンド
受付部21はバス６からの処理要求の受付を停止する。

コマンド制御部22は、試験表示ラッチ20のオン信号を受
けると、スタックメモリ10には常に未処理の処理要求が
あるものとして、スタックメモリ10に格納されている処
理要求を順次処理する。

従って、通常モードにおいて、バス６を経て所要数の処
理要求を入力して、スタックメモリ10にスタックした
後、試験表示ラッチ20をセットして試験モードにする
と、コマンド制御部22はスタックメモリ10にある処理要
求を、試験モードが続く間反復して処理するので、連続
繰り返し処理が容易に実現される。

〔実施例〕

第１図において、試験表示ラッチ20がオフの通常モード
では、コマンド受付部21及びコマンド制御部22は、前記
従来の構成におけるコマンド受付部12及びコマンド制御
部15と同様に動作し、コマンド受付部21は処理要求情報
をスタックメモリ10の書込みアドレスレジスタ13の指す
領域に格納して、書込みアドレスレジスタ13を次のアド
レスへ進め、コマンド制御部22はスタックメモリ10の読
出しアドレスレジスタ16の指す領域から処理要求情報を
読み出して処理した後、読出しアドレスレジスタ16を次
のアドレスへ進める。

試験表示ラッチ20は、例えばサービスプロセッサである
処理装置５からセットされ、オン状態で試験モードを示
す。

試験表示ラッチ20のオン信号を受けている間、コマンド
受付部21はバス６からの処理要求の受付を停止し、スタ
ックメモリ10の記憶内容を保存する。

コマンド制御部22は、通常モードでは、書込みアドレス
レジスタ13と読出しアドレスレジスタ16とのアドレスを
比較することによって、未処理の処理要求があることを
検出した場合のみ、スタックメモリ10から未処理要求の
１つを読み出して処理する。

しかし、試験表示ラッチ20のオン信号を受けると、コマ
ンド制御部22は無条件に、スタックメモリ10には常に未
処理の処理要求があるものとして、スタックメモリ10
の、読出しアドレスレジスタ16の指す領域から処理要求
を読み出して処理し、読出しアドレスレジスタを次のア
ドレスへ進める動作を実行する。

このようにして、試験モードが続く限り、コマンド制御
部22は、スタックメモリ10にある処理要求を次々に処理
し、スタックメモリ10の最高アドレス領域まで処理する
と、読出しアドレスレジスタ16が再び０アドレスを指す
ので、前に処理した処理要求を繰り返し読み出して処理
する。

試験表示ラッチ20をリセットすることにより、通常モー
ドに復し、以上の繰り返し処理動作は終了する。

従って、通常モードにおいて、バス６を経て所要数の処
理要求を入力して、スタックメモリ10にスタックした
後、試験表示ラッチ20をセットして試験モードにする
と、試験モードの期間中、処理要求の連続繰り返し処理
が実行される。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、計算
機システム等ほ装置の試験のために、連続繰り返し処理
動作を実行させることが容易にできるので、装置試験の
効率を向上するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロック図、 第２図は計算機システムの一構成例ブロック図、 第３図は従来の一構成例ブロック図 である。 図において、 １は記憶装置、２は記憶制御装置、 ３〜５は処理装置、６はバス、 10はスタックメモリ、11は入力レジスタ、 12、21はコマンド受付部、 13は書込みアドレスレジスタ、 14、17はアドレス増分回路、 15、22はコマンド制御部、 16は読出しアドレスレジスタ、 18はアクセス制御部、20は試験表示ラッチ を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部から設定する動作モードを保持するモ
   ード保持手段を有し、 該モード保持手段に通常モードが設定されている場合に
   は、他装置からの処理要求をコマンド受付部が受け付け
   てスタックメモリに蓄積し、コマンド制御部が該スタッ
   クメモリから未処理の該処理要求を順次取り出し、 該モード保持手段に試験モードが設定されている場合に
   は、該コマンド受付部は、該他装置からの処理要求の受
   付動作を抑止し、該コマンド制御部は、該スタックメモ
   リに保持されている処理要求を順次取り出す動作を、反
   復して実行し、 該コマンド制御部が取り出した該処理要求を処理して、
   所定の制御を実行するように構成されていることを特徴
   とする試験機能を持つ制御装置。