JPH0722723Y2 - データ多重伝送回路 - Google Patents

Description

【考案の詳細な説明】 （イ） 産業上の利用分野 本考案は、ビデオテープレコーダのデータ多重伝送回路
に関する。

（ロ） 従来の技術 特開昭61-42702号公報（G11B5/02）には、電力供給用の
交流信号にタイミングパルスと制御パルスを多重してロ
ータ側に伝送する技術が開示されている。

また、特開昭59-96508号公報（G11B5/02）には、電力供
給用の交流信号をタイミングパルスと制御パルスにて変
調してロータ側に伝送する技術が開示されている。

（ハ） 考案が解決しようとする課題 しかし、上述する回路は、動作の安定性を欠き誤動作を
生じ易い。

（ニ） 課題を解決するための手段 そこで、タイミング及び制御パルスをシリアル伝送して
ロータ側に伝送する場合、電源供給用の発振出力を波形
整形したステータ側とロータ側クロックに同期してデコ
ーダ及びエンコーダを作動せしめることを特徴とする。

（ホ） 作用 よって、本考案によれば、ステータ側クロックに同期し
てエンコード出力が形成され、ロータ側クロックに同期
してデコード処理が為される。

（ヘ） 実施例 以下、本発明を図示する１実施例に従い説明する。

第１図は、本実施例の全体的な回路ブロック図を示す。

図より明らかな様に、本実施例は、ロータリートランス
のステータ側に低周波の電力供給用の第１固定発振回路
１と高周波の信号キャリア供給用の第２固定発振回路２
とをそれぞれ配しており、第１発振出力は第１アンプ３
にて増幅されて第１ロータリートランス４のステータ側
コイルに供給される。

また、第１発振出力は、第１波形整形回路５に入力され
て方形波ａに変換され、タイミングクロックとしてエン
コード回路６に供給される。このエンコード回路６は、
ヘッド出力切換用のRFスイッチングパルスｂをタイミン
グ入力とし、録再制御信号R/Pとテープ速度指定信号S/E
と記録帯域指定信号H/Lとを制御入力としており、タイ
ミングクロックに同期してタイミングパルスに続いて制
御入力パルスを連続的に導出している。

第２発振出力を信号入力とするスイッチング手段７は、
エンコード出力ｃを制御入力として、スイッチング出力
ｄを導出している。第２アンプ８は、このスイッチング
出力を入力してその増幅出力を第２ロータリートランス
９のステータ側コイルに供給している。

以下、上述するエンコーダ６の具体的構成に付いて第４
図の回路ブロック図及び第５図の波形説明図に従い説明
する。

まず、第１フリップフロップ14はRFスイッチングパルス
ｂをＤ端子に入力してタイミングクロックａをクロック
入力としており、RFスイッチングパルスｂの反転直後の
タイミングクロックａの立ち上がりに同期して反転する
出力を発生している。

また、第２フリップフロップ15は第１フリップフロップ
出力をＤ端子に入力してタイミングクロックａをクロッ
ク入力としており、第１フリップフロップ出力の反転よ
りタイミングクロックＡの１周期分だけ遅れて反転する
出力を発生している。

更に、タイミングパルス発生回路16は第１フリップフロ
ップ出力と第２フリップフロップ15の反転出力を入力し
ており、RFスイッチングパルスｂの反転直後のタイミン
グクロックa1周期期間にハイレベルとなる出力をタイミ
ングパルスｇとして導出している。

以下、制御パルスの発生について説明する。

まず、第３フリップフロップ17はタイミングパルスｇを
Ｄ端子に入力してタイミングクロックａの反転出力をク
ロック入力としており、タイミングパルスｇをタイミン
グクロックＡの半周期分だけ遅延した出力ｈを発生して
いる。

第１シフトレジスタ18は、この遅延出力ｈを入力データ
とし、タイミングクロックａの反転出力−ａをシフト入
力とし、タイミングパルスｇとその遅延出力ｈの否定論
理積出力ｉをリセット入力としており、遅延出力の１周
期遅延パルスｊと２周期遅延パルスｋと３周期遅延パル
スｌとを順次導出している。

１周期遅延パルスｊとタイミングクロックａと録再制御
信号R/Pを入力する第１アンド回路19は、１周期遅延パ
ルスｊの発生期間にタイミングクロックａの導出を録再
制御信号R/Pによって制御している。また、２周期遅延
パルスｋとタイミングクロックａとテープ速度指定制御
信号S/Eを入力する第２アンド回路20は、２周期遅延パ
ルスｋの発生期間にタイミングクロックａの導出をテー
プ速度指定制御信号S/Eによって制御している。更に、
３周期遅延パルスｌとタイミングクロックａと記録帯域
指定制御信号H/Lを入力する第３アンド回路21は、３周
期遅延パルスｌの発生期間にタイミングクロックａの導
出を記録帯域指定制御信号H/Lによって制御している。
従って、前述するアンド回路からは、タイミングパルス
に続いて制御パルスが導出される。

このタイミングパルスと制御パルスは、オア回路22に入
力されてシリアル信号に変換され、エンコード出力ｃと
して導出される。

以下、本実施例のロータ側回路に付いて説明する。

まず、第３図に図示する様に本実施例の記録再生回路
は、第３ロータリートランス23により信号の授受を為し
ており、ロータ側コイルは第１録再スイッチ24にて選択
的に一方を地絡される様に構成されており、それぞれの
端子に第１・第２テープ速度切換スイッチ25・26の共通
接点を接続している。

第１テープ速度切換スイッチ25の選択端子には、第１・
第２記録帯域切換スイッチ27・28の共通接点が接続され
ており、第２テープ速度切換スイッチ26の選択端子に
は、テープ速度に応じた増幅特性を呈する第１・第２記
録アンプ39・40が接続されている。

前記第１記録帯域切換スイッチ27の選択端子には、標準
速度に於けるハイバンドと通常帯域のイコライジング特
性を選択すべく第１高帯域イコライザ29と第１通常帯域
イコライザ30の出力端子に選択的に接続される。また、
前記第２記録帯域切換スイッチ28の選択端子には、長時
間速度に於けるハイバンドと通常帯域のイコライジング
特性を選択すべく第２高帯域イコライザ31と第２通常帯
域イコライザ32の出力端子に選択的に接続される。

前記第１高帯域イコライザ29と第１通常帯域イコライザ
30の入力は共通であり、第１ヘッド選択スイッチ33の共
通端子に接続されており、前記第２高帯域イコライザ31
と第２通常帯域イコライザ32の入力は共通であり、第２
ヘッド選択スイッチ34の共通端子に接続されている。

前記第１ヘッド選択スイッチ33の選択端子にはそれぞれ
第１再生アンプ35と第２再生アンプ36の出力端子が接続
されており、前記第２ヘッド選択スイッチ34の選択端子
にはそれぞれ第３再生アンプ37と第４再生アンプ38の出
力端子が接続されている。

標準速度で記録再生を為す第１ヘッド45には、第２録再
スイッチ41が接続されており、再生時に第１再生アンプ
35にまた記録時には第１記録アンプ39に接続される。前
記第１ヘッド45と供に標準速度で記録再生を為す第２ヘ
ッド46には、第３録再スイッチ42が接続されており、再
生時には第２再生アンプ36にまた記録時には第１記録ア
ンプ39に接続される。

また、長時間速度で記録再生を為す第３ヘッド47には、
第４録再スイッチ43が接続されており、再生時には第３
再生アンプ37にまた記録時には第２記録アンプ40に接続
される。前記第３ヘッド47と共に長時間速度で記録再生
を為す第４ヘッド48には、第５録再スイッチ44が接続さ
れており、再生時には第４再生アンプ38にまた記録時に
は第２記録アンプ40に接続される。

上述する記録再生回路の各スイッチは、後述するデコー
ド出力により切換制御される。

第１図は、このデコード出力発生のための構成を示して
おり、第１ロータリートランス４のロータ側コイルの出
力は、電源回路10に於て整流されて直流電圧に変換さ
れ、前述するロータ側の各回路に供給される。また、第
２ロータリートランス９のロータ側コイルの出力は検波
回路12に於て検波されてデコーダに入力される。このデ
コーダ13は、タイミングクロックａによって検波出力ｅ
をデコードしている。タイミングクロックａは前記第１
ロータリートランス４の出力を第２波形整形回路11に入
力することにより形成導出される。

第６図は、デコーダの具体的な構成を示し、検波出力ｅ
を入力する第４フリップフロップ49と第５フリップフロ
ップ50は、それぞれ反転クロックパルス−ａとクロック
パルスａを入力している。その結果、第４フリップフロ
ップ出力ｎは検波出力を所定期間遅らせた出力となり、
第５フリップフロップ出力ｍはタイミングパルスを第４
フリップフロップ出力ｎよりタイミングクロック半周期
分だけ遅延した出力となる。第１ナンド回路60は、両フ
リップフロップ出力を入力してセットパルスｐを形成し
ている。このセットパルスｐは第６フリップフロップ52
とダウンカウンタ51をセット状態とする。前記ダウンカ
ウンタ51は反転クロックパルス−ａを計数入力としてお
り、１フィールド後にボローパルスｑを前記第６フリッ
プフロップ52に供給し、第６フリップフロップ52よりRF
スイッチングパルスｆを形成導出せしめる。

一方、タイミングパルスを遅延した第５フリップフロッ
プ出力ｍをデータ入力としタイミングクロックをシフト
入力とする第２シフトレジスタ53は、検波出力ｅ中の録
再制御信号R/P発生タイミングに第１出力を、また検波
出力ｅ中のテープ速度指定制御信号S/E発生タイミング
に第２出力を、更に検波出力ｅ中の記録帯域指定制御信
号H/L発生タイミングに第３出力をそれぞれ発生してい
る。

そこで、本実施例では、第２ナンド回路61に検波出力と
録再制御信号R/Pを入力して、第２ナンド出力ｕを第７
フリップフロップ54のセット端子に供給し、第３ナンド
回路62に検波出力とテープ速度指定制御信号S/Eを入力
して第３ナンド出力ｖを第８フリップフロップ55のセッ
ト端子に供給し、第４ナンド回路63に検波出力とテープ
速度指定制御信号S/Eを入力して第４ナンド出力ｗを第
９フリップフロップ56のセット端子に供給している。前
記第７〜第９フリップフロップ54〜56は、セットパルス
ｐにてリセットされており、検波出力ｅの入力後に対応
する制御信号をラッチする。ラッチ出力は、反転RFスイ
ッチングパルス−ｆをクロック入力とする次段の第10〜
第12フリップフロップ57〜59の各Ｄ端子に供給される。

その結果、前記第10フリップフロップ57には録再制御信
号R/Pが、また前記第11フリップフロップ58にはテープ
速度指定制御信号S/Eが、更に前記第12フリップフロッ
プ59には記録帯域指定制御信号H/Lが、それぞれ安定に
ラッチされる。

（ト） 考案の効果 よって、本考案によれば、タイミング信号と、複数の制
御信号を同一線路で確実に供給できその効果は大であ
る。

【図面の簡単な説明】

第１図は本考案の一実施例の全体回路ブロック図、第２
図はその要部波形説明図、第３図はロータ側信号記録再
生回路ブロック図、第４図はエンコーダ内の回路ブロッ
ク図、第５図はその要部波形説明図、第６図はデコーダ
内の回路ブロック図、第７図はその要部波形説明図を、
それぞれ示す。 １……第１発振回路、２……第２発振回路 ６……エンコーダ、13……デコーダ ５……第１波形整形回路、11……第２波形整形回路 12……検波回路、７……スイッチング手段

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】電源用の第１発振出力を発生する第１発振
   回路１と、 搬送用の第２発振出力を発生する第２発振回路２と、 前記第１発振出力を波形整形してステータ側タイミング
   クロックを形成導出する第１波形整形回路５と、 ヘッド出力切換用のタイミング信号と複数の制御信号を
   入力し、前記ステータ側タイミングクロックに同期して
   タイミング信号に対応するタイミングパルスと制御信号
   に対応する制御パルスより成るエンコード出力を発生す
   るエンコーダ６と、 前記エンコード出力に基づき前記第２発振出力を導出す
   るスイッチング手段７と、 前記第１発振出力をロータ側に伝送する第１ロータリー
   トランス４と、 前記スイッチング手段の出力をロータ側に伝送する第２
   ロータリートランス９と、 前記第１ロータリートランスのロータ側コイルの出力を
   波形整形してロータ側タイミングクロックを発生する第
   ２波形整形回路11と、 前記第２ロータリートランスのロータ側コイルの出力を
   検波する検波回路12と、 前記検波回路出力を前記ロータ側タイミングクロックに
   てデコードするデコーダ13とを、 それぞれ配して成るビデオテープレコーダのデータ多重
   伝送回路。