JPH0722301A - 半導体製造装置 - Google Patents
半導体製造装置Info
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- JPH0722301A JPH0722301A JP15861893A JP15861893A JPH0722301A JP H0722301 A JPH0722301 A JP H0722301A JP 15861893 A JP15861893 A JP 15861893A JP 15861893 A JP15861893 A JP 15861893A JP H0722301 A JPH0722301 A JP H0722301A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【構成】 ウエハープロセスの各工程の終了時に、当該
工程処理装置に付加されたレーザ印字装置により、ウエ
ハー上へ識別マークを印字する。また、次工程処理装置
にウエハーをロードする際に、前工程の識別マークを、
当該次工程処理装置に付加されたマーク読み取り装置に
て確認する。 【効果】 工程ミスが防止され、不良率の低減を図るこ
とができる。
工程処理装置に付加されたレーザ印字装置により、ウエ
ハー上へ識別マークを印字する。また、次工程処理装置
にウエハーをロードする際に、前工程の識別マークを、
当該次工程処理装置に付加されたマーク読み取り装置に
て確認する。 【効果】 工程ミスが防止され、不良率の低減を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体（例えばシリコ
ン）ウエハー表面に半導体装置を作り付ける製造工程に
おける誤りを防止し、更に枝別れした製造工程を有する
半導体装置の製造工程上の誤りを容易に防止できる半導
体製造装置を提供するものである。
ン）ウエハー表面に半導体装置を作り付ける製造工程に
おける誤りを防止し、更に枝別れした製造工程を有する
半導体装置の製造工程上の誤りを容易に防止できる半導
体製造装置を提供するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】シリコ
ンウエハー表面に半導体装置を作り付ける製造工程の従
来例として、Ｎチャネルシリコンゲートプロセスの場合
における主要工程の一例を図４，５に示す。以下に図
４，５に示した各工程につき簡単に説明する。
ンウエハー表面に半導体装置を作り付ける製造工程の従
来例として、Ｎチャネルシリコンゲートプロセスの場合
における主要工程の一例を図４，５に示す。以下に図
４，５に示した各工程につき簡単に説明する。
【０００３】図４（１） Ｐ型シリコンウエハー１上に
窒化膜２を堆積する。 図４（２） アクディブエリア（Ｎ型拡散及びゲート領
域）３以外の素子分離領域４を形成するためのパターニ
ングを行う。 図４（３） 素子分離領域４にボロン注入する。 図４（４） 素子分離領域に厚い酸化膜層５を形成す
る。この段階で５の下部には工程（３）により注入され
たボロン層６が形成されている。 図４（５） アクディブエリア上に薄いゲート酸化膜７
を形成する。 図４（６） 薄いゲート酸化膜上からＭＯＳトランジス
タのしきい値制御のためのボロン注入８を行う。 図４（７） ゲート電極用のポリシリコン９を堆積す
る。 図４（８） ゲート電極用ポリシリコン９をパターニン
グし、ゲート電極１０を形成する。
窒化膜２を堆積する。 図４（２） アクディブエリア（Ｎ型拡散及びゲート領
域）３以外の素子分離領域４を形成するためのパターニ
ングを行う。 図４（３） 素子分離領域４にボロン注入する。 図４（４） 素子分離領域に厚い酸化膜層５を形成す
る。この段階で５の下部には工程（３）により注入され
たボロン層６が形成されている。 図４（５） アクディブエリア上に薄いゲート酸化膜７
を形成する。 図４（６） 薄いゲート酸化膜上からＭＯＳトランジス
タのしきい値制御のためのボロン注入８を行う。 図４（７） ゲート電極用のポリシリコン９を堆積す
る。 図４（８） ゲート電極用ポリシリコン９をパターニン
グし、ゲート電極１０を形成する。
【０００４】図５（１） Ｎ＋拡散領域（ＭＯＳトラン
ジスタのソース領域１１及びドレイン領域１２）を形成
する。 図５（２） ＰＳＧ層間膜１３を堆積する。
ジスタのソース領域１１及びドレイン領域１２）を形成
する。 図５（２） ＰＳＧ層間膜１３を堆積する。
【０００５】図５（３） ＰＳＧ層間膜をパターニング
し、コンタクト孔１４を形成する。 図５（４） 配線層となる金属層（Ａ１）１５を蒸着す
る。 図５（５） 金属層１５をパターニングする。 図５（６） 保護膜１６を形成する。
し、コンタクト孔１４を形成する。 図５（４） 配線層となる金属層（Ａ１）１５を蒸着す
る。 図５（５） 金属層１５をパターニングする。 図５（６） 保護膜１６を形成する。
【０００６】上記製造工程が正常に実施された場合のフ
ローチャートを図６に示す。しかし一般に、非常に多く
の工程を有する半導体の製造工程において、特に作業者
が介在して製造装置にウエハー装着する工程が含まれる
場合においては、当該工程をスキップしてしまったり、
或は重複して当該工程に入れてしまう誤りを犯す可能性
が残されており、このような誤りが発生した場合には多
大な損害を発生させる結果となる。このようなミスの防
止対策の従来例として、ウエハーカセットに識別情報を
レーザ光により焼き付ける手法が特開昭６１−２２８６
１０（ウエハー処理装置）で示されている。しかしこの
方法ではウエハー単位での処理には不向きである。
ローチャートを図６に示す。しかし一般に、非常に多く
の工程を有する半導体の製造工程において、特に作業者
が介在して製造装置にウエハー装着する工程が含まれる
場合においては、当該工程をスキップしてしまったり、
或は重複して当該工程に入れてしまう誤りを犯す可能性
が残されており、このような誤りが発生した場合には多
大な損害を発生させる結果となる。このようなミスの防
止対策の従来例として、ウエハーカセットに識別情報を
レーザ光により焼き付ける手法が特開昭６１−２２８６
１０（ウエハー処理装置）で示されている。しかしこの
方法ではウエハー単位での処理には不向きである。
【０００７】図７は作業者の誤りにより図４，５及び図
６におけるボロン注入工程（３）を実施せずに次工程へ
ウエハーを搬送した場合のフローチャートであり、この
場合の断面形状を図８に示す。図８においては素子分離
層５の下層に本来注入されるべきボロン注入層（図４の
６）が無いため、ＭＯＳトランジスタ１０１のソース１
０２とＭＯＳトランジスタ１０３のドレイン１０４の間
の耐圧が低下し、１０３と１０４の間にリーク電流１０
５が発生するというトラブルが発生することになる。ま
た図９は作業者の誤りにより図４，５及び図６における
ボロン注入工程（６）を重複させた場合のフローチャー
トであり、この場合の断面形状を図１０に示す。図１０
においてはゲートポリシレコン電極１０の下部１１０に
２回のボロン注入がなされているため当該部分のボロン
濃度が正常値よりも大きくなっており、従ってＭＯＳト
ランジスタのしきい値が正常値よりもかなり大きな値と
なり、正常なＭＯＳトランジスタとして機能しなくなっ
たり、或はＭＯＳトランジスタのスピードが極端に遅く
なるというトラブルが発生することになる。一般にイオ
ン注入工程の誤りは作業者の目視確認が困難であるた
め、次工程の前で発見することが容易でない。このよう
なイオン注入ミスに対する対策例としては、レーザ光に
よりウエハー上に注入処理済みのマークを焼き付ける手
法が特開平２−５１５００（イオン注入装置）に示され
ている。しかし同様の処理ミスはイオン注入工程に限定
されたものでないことは明らかであり、半導体装置の複
雑多岐にわたる製造装置全般に適用可能な手法が求めら
れていた。
６におけるボロン注入工程（３）を実施せずに次工程へ
ウエハーを搬送した場合のフローチャートであり、この
場合の断面形状を図８に示す。図８においては素子分離
層５の下層に本来注入されるべきボロン注入層（図４の
６）が無いため、ＭＯＳトランジスタ１０１のソース１
０２とＭＯＳトランジスタ１０３のドレイン１０４の間
の耐圧が低下し、１０３と１０４の間にリーク電流１０
５が発生するというトラブルが発生することになる。ま
た図９は作業者の誤りにより図４，５及び図６における
ボロン注入工程（６）を重複させた場合のフローチャー
トであり、この場合の断面形状を図１０に示す。図１０
においてはゲートポリシレコン電極１０の下部１１０に
２回のボロン注入がなされているため当該部分のボロン
濃度が正常値よりも大きくなっており、従ってＭＯＳト
ランジスタのしきい値が正常値よりもかなり大きな値と
なり、正常なＭＯＳトランジスタとして機能しなくなっ
たり、或はＭＯＳトランジスタのスピードが極端に遅く
なるというトラブルが発生することになる。一般にイオ
ン注入工程の誤りは作業者の目視確認が困難であるた
め、次工程の前で発見することが容易でない。このよう
なイオン注入ミスに対する対策例としては、レーザ光に
よりウエハー上に注入処理済みのマークを焼き付ける手
法が特開平２−５１５００（イオン注入装置）に示され
ている。しかし同様の処理ミスはイオン注入工程に限定
されたものでないことは明らかであり、半導体装置の複
雑多岐にわたる製造装置全般に適用可能な手法が求めら
れていた。
【０００８】また、最近の半導体装置に対するユーザニ
ーズが多様化の傾向にあり、それに従って半導体装置の
多品種少量生産の傾向が強くなっている。例えばＤＲＡ
Ｍの場合に、基本となる部分は同じであるがインターフ
ェースの部分に対して少しずつ機能の異なる仕様のもの
が求められており、その結果、派生品を含めた品種数が
拡大の一途をたどっており、この状況の一例を図１１に
示す。
ーズが多様化の傾向にあり、それに従って半導体装置の
多品種少量生産の傾向が強くなっている。例えばＤＲＡ
Ｍの場合に、基本となる部分は同じであるがインターフ
ェースの部分に対して少しずつ機能の異なる仕様のもの
が求められており、その結果、派生品を含めた品種数が
拡大の一途をたどっており、この状況の一例を図１１に
示す。
【０００９】通常、このような派生品の場合において
は、メタル配線パターンのみの変更により実現されるの
が一般的であり、ウエハー上に回路を作り付ける工程の
前半部分を共通化しておき、メタル配線パターン焼き付
け用のメタルマスクを変更し、メタル配線工程以降に目
的とする機種に分岐させる製造手法が用いられている。
図１１の例では４種類のメタルマスク（Ａ，Ｂ，Ｃ，及
びＤ）変更により４種類の異なる仕様の４ＭＤＲＡＭを
製造する場合の例について示しており、それぞれ下記表
１の４種類のデバイスが製造される。
は、メタル配線パターンのみの変更により実現されるの
が一般的であり、ウエハー上に回路を作り付ける工程の
前半部分を共通化しておき、メタル配線パターン焼き付
け用のメタルマスクを変更し、メタル配線工程以降に目
的とする機種に分岐させる製造手法が用いられている。
図１１の例では４種類のメタルマスク（Ａ，Ｂ，Ｃ，及
びＤ）変更により４種類の異なる仕様の４ＭＤＲＡＭを
製造する場合の例について示しており、それぞれ下記表
１の４種類のデバイスが製造される。
【００１０】
【表１】
【００１１】図１２は上記のメタル蒸着工程途以降から
４種類の異なるメタルマスク（Ａ，Ｂ，Ｃ，及びＤ）を
用いることにより４種類の派生品を製造する場合の工程
例である。この場合においては、メタル蒸着工程以降に
ウエハーを目的別の異なる工程に分岐させる必要が生じ
るが、従来はウエハーを搬送するキャリアケース等に分
岐工程を表示するのみで区別されていたために、作業者
がキャリアケースにウエハーを入れ間違える作業ミスの
発生が懸念され、またこのようなミスが発生した場合の
発見が製造工程の途中では困難であるという問題があっ
た。
４種類の異なるメタルマスク（Ａ，Ｂ，Ｃ，及びＤ）を
用いることにより４種類の派生品を製造する場合の工程
例である。この場合においては、メタル蒸着工程以降に
ウエハーを目的別の異なる工程に分岐させる必要が生じ
るが、従来はウエハーを搬送するキャリアケース等に分
岐工程を表示するのみで区別されていたために、作業者
がキャリアケースにウエハーを入れ間違える作業ミスの
発生が懸念され、またこのようなミスが発生した場合の
発見が製造工程の途中では困難であるという問題があっ
た。
【００１２】
【課題を解決するための手段】本発明は上述した課題を
解決するためになされたものであり、半導体ウエハー表
面に少なくともひとつ以上の半導体装置を作り付けるた
めの複数の製造工程を有する半導体装置の製造方法に於
いて用いられる半導体製造装置であって、少なくとも上
記製造工程のひとつの処理を行う製造装置において、当
該処理が完了したことを示す識別マークを上記半導体ウ
エハー表面又は裏面にレーザ光線により焼き付ける手段
と、前工程にて焼き付けられた識別マークを認識し、前
工程が正しく終了していることを判別する手段とを有す
ることを特徴とする半導体製造装置を提供し、更に、半
導体ウエハー表面に少なくともひとつ以上の半導体装置
を作り付けるための複数の製造工程を有する半導体装置
の製造方法であって、更に製造工程途中で枝別れをさせ
ることにより複数の異なる仕様を実現することを目的と
した製造工程を有する半導体装置の製造方法に於いて用
いられる半導体製造装置であって、少なくとも上記枝別
れした製造工程の一つの処理を行う製造装置において、
分岐した当該工程が完了したことを示す識別マークを上
記半導体ウエハー表面または裏面にレーザ光線により焼
き付ける手段と、前工程にて焼き付けられた識別マーク
を認識し、前工程が正しく終了していることを判別する
手段とを有することを特徴とする半導体製造装置を提供
する。
解決するためになされたものであり、半導体ウエハー表
面に少なくともひとつ以上の半導体装置を作り付けるた
めの複数の製造工程を有する半導体装置の製造方法に於
いて用いられる半導体製造装置であって、少なくとも上
記製造工程のひとつの処理を行う製造装置において、当
該処理が完了したことを示す識別マークを上記半導体ウ
エハー表面又は裏面にレーザ光線により焼き付ける手段
と、前工程にて焼き付けられた識別マークを認識し、前
工程が正しく終了していることを判別する手段とを有す
ることを特徴とする半導体製造装置を提供し、更に、半
導体ウエハー表面に少なくともひとつ以上の半導体装置
を作り付けるための複数の製造工程を有する半導体装置
の製造方法であって、更に製造工程途中で枝別れをさせ
ることにより複数の異なる仕様を実現することを目的と
した製造工程を有する半導体装置の製造方法に於いて用
いられる半導体製造装置であって、少なくとも上記枝別
れした製造工程の一つの処理を行う製造装置において、
分岐した当該工程が完了したことを示す識別マークを上
記半導体ウエハー表面または裏面にレーザ光線により焼
き付ける手段と、前工程にて焼き付けられた識別マーク
を認識し、前工程が正しく終了していることを判別する
手段とを有することを特徴とする半導体製造装置を提供
する。
【００１３】
【作用】本発明により、半導体装置の製造工程における
作業ミスを防止し得る半導体製造装置を提供し、製造工
程における不良率の低減を可能ならしめるものである。
作業ミスを防止し得る半導体製造装置を提供し、製造工
程における不良率の低減を可能ならしめるものである。
【００１４】
【実施例】本発明による第１の実施例を図１に示す。２
０１は表面に半導体装置を少なくともひとつ以上を作り
付けるためのシリコンウエハー、２０２は２０１上に作
成される半導体装置のひとつであり、図示のように通常
は複数個が並べられ、製造工程において並列に作成され
る。２０３は本発明によるシリコンウエハー表面に設け
られた完了工程識別用のマーク領域であり、本実施例で
は図４，５及び図６に対応した１４の工程別に識別マー
クが焼き付けられるようになっている。図６における各
工程が完了する毎に完了工程識別用マーク領域２０３の
該当部分にレーザ光線により認識マーク２０４が当該工
程処理装置により付加される。図１の例では図６の６番
目の工程（ボロン注入工程）が終了したことが示されて
いる。レーザ光線により上記の識別用マークを焼き付け
る具体的な方法は種々考えられるが、その一例として
は、各工程の処理装置にレーザトリミング装置を付加
し、当該装置からウエハーが搬出される段階で自動的に
認識マーク２０４が付加されるようにすることが最も効
率的かつ誤りを発生させない方法として推奨できる。こ
のウエハーが次の工程に送られる場合に、当該工程を実
施する装置（本実施例では図６における７番目に相当す
るポリシリコン堆積装置）にて処理されるまえに、まず
処理実行が可能なウエハーかどうかを示す第６工程終了
を示す識別用マーク２０４の有無がポリシリコン堆積装
置にて検査され、当該マークが焼き付けられていること
を確認した後で当該装置にて７番目の工程が処理され
る。この識別マーク確認の具体的な方法についても種々
の方法が考えられるが、当該装置のウエハー装着部分に
識別マーク判読用の読み取り装置を付加することにより
自動認識を行わせる方法が、最も効率的かつ誤りを発生
させない方法として推奨できる。
０１は表面に半導体装置を少なくともひとつ以上を作り
付けるためのシリコンウエハー、２０２は２０１上に作
成される半導体装置のひとつであり、図示のように通常
は複数個が並べられ、製造工程において並列に作成され
る。２０３は本発明によるシリコンウエハー表面に設け
られた完了工程識別用のマーク領域であり、本実施例で
は図４，５及び図６に対応した１４の工程別に識別マー
クが焼き付けられるようになっている。図６における各
工程が完了する毎に完了工程識別用マーク領域２０３の
該当部分にレーザ光線により認識マーク２０４が当該工
程処理装置により付加される。図１の例では図６の６番
目の工程（ボロン注入工程）が終了したことが示されて
いる。レーザ光線により上記の識別用マークを焼き付け
る具体的な方法は種々考えられるが、その一例として
は、各工程の処理装置にレーザトリミング装置を付加
し、当該装置からウエハーが搬出される段階で自動的に
認識マーク２０４が付加されるようにすることが最も効
率的かつ誤りを発生させない方法として推奨できる。こ
のウエハーが次の工程に送られる場合に、当該工程を実
施する装置（本実施例では図６における７番目に相当す
るポリシリコン堆積装置）にて処理されるまえに、まず
処理実行が可能なウエハーかどうかを示す第６工程終了
を示す識別用マーク２０４の有無がポリシリコン堆積装
置にて検査され、当該マークが焼き付けられていること
を確認した後で当該装置にて７番目の工程が処理され
る。この識別マーク確認の具体的な方法についても種々
の方法が考えられるが、当該装置のウエハー装着部分に
識別マーク判読用の読み取り装置を付加することにより
自動認識を行わせる方法が、最も効率的かつ誤りを発生
させない方法として推奨できる。
【００１５】図２に本発明による識別マークの自動判読
及び自動焼き付けを行わせる部分を付加した製造装置の
一例を示す。図においてウエハーローダーにセットされ
たウエハーは工程処理に入る前に前工程処理終了識別マ
ーク自動判読部分２０５にて前工程が終了しているかど
うかを判読し、前工程終了識別マークが焼き付けられて
いるウエハーのみに対して処理を行う。前工程が未処理
のウエハーについては処理不可と判断されリジェクトさ
れる。尚、当該工程終了ウエハーは工程処理終了識別マ
ーク焼き付け２０６を経て次工程へ送られる。上記の本
発明による実施例によれば、ウエハー単位で人為的な工
程処理ミスが防止可能となる。
及び自動焼き付けを行わせる部分を付加した製造装置の
一例を示す。図においてウエハーローダーにセットされ
たウエハーは工程処理に入る前に前工程処理終了識別マ
ーク自動判読部分２０５にて前工程が終了しているかど
うかを判読し、前工程終了識別マークが焼き付けられて
いるウエハーのみに対して処理を行う。前工程が未処理
のウエハーについては処理不可と判断されリジェクトさ
れる。尚、当該工程終了ウエハーは工程処理終了識別マ
ーク焼き付け２０６を経て次工程へ送られる。上記の本
発明による実施例によれば、ウエハー単位で人為的な工
程処理ミスが防止可能となる。
【００１６】図３は本発明による第２の実施例による派
生品のウエハー単位の判別方法を示す。２０１は図１と
同様、表面に半導体装置を少なくともひとつ以上を作り
付けるためのシリコンウエハー、３０２は２０１上に作
成される半導体装置のひとつである。本実施例では図１
１及び図１２に示した４ＭＤＲＡＭの派生品製造の場合
を示す。３０３は本発明によるシリコンウエハー表面に
設けられた完了工程識別用のマーク領域であり、本実施
例では図１２に対応した１４の工程別に識別マークが焼
き付けできるようになっている。尚、第１３番目のＡ１
パターニング工程は４種類の異なるマスク（Ａ，Ｂ，Ｃ
又はＤ）のひとつが使用されるために、３０３の中の１
３工程識別部分は図示のようにＡ〜Ｄに別れており、使
用したマスクにより識別マークの焼き付け部分が異なる
ようになっている。この場合においても上述の本発明に
よる図２に示した手法にて識別マークの焼き付けを行う
ことが可能である。尚、本実施例ではマスクＢを使用し
た例であり、このウエハーは図１１のデバイスＢ（１Ｍ
×４ビット構成、スタティックカラムモード）を示す。
本実施例によれば、ウエハー単位に派生品の種別管理が
簡単に実行可能になる。
生品のウエハー単位の判別方法を示す。２０１は図１と
同様、表面に半導体装置を少なくともひとつ以上を作り
付けるためのシリコンウエハー、３０２は２０１上に作
成される半導体装置のひとつである。本実施例では図１
１及び図１２に示した４ＭＤＲＡＭの派生品製造の場合
を示す。３０３は本発明によるシリコンウエハー表面に
設けられた完了工程識別用のマーク領域であり、本実施
例では図１２に対応した１４の工程別に識別マークが焼
き付けできるようになっている。尚、第１３番目のＡ１
パターニング工程は４種類の異なるマスク（Ａ，Ｂ，Ｃ
又はＤ）のひとつが使用されるために、３０３の中の１
３工程識別部分は図示のようにＡ〜Ｄに別れており、使
用したマスクにより識別マークの焼き付け部分が異なる
ようになっている。この場合においても上述の本発明に
よる図２に示した手法にて識別マークの焼き付けを行う
ことが可能である。尚、本実施例ではマスクＢを使用し
た例であり、このウエハーは図１１のデバイスＢ（１Ｍ
×４ビット構成、スタティックカラムモード）を示す。
本実施例によれば、ウエハー単位に派生品の種別管理が
簡単に実行可能になる。
【００１７】上記第１及び第２の実施例においては、工
程終了識別用のマーク領域をシリコンウエハー表面の半
導体装置を作り付ける面と同一面内に設けた例について
説明したが、勿論ウエハーの裏面（半導体装置を作り付
ける面と逆の面）に当該工程終了識別用のマーク領域を
設けることも可能である。シリコンウエハー裏面に設け
ることにより、ウエハー表面における半導体装置の作り
付け可能面積が拡大される。またレーザ光線による工程
終了識別マークを焼き付ける際に発生するシリコンの微
小ダスト等が半導体装置の表面に付着することによる悪
影響を軽減することができ、特に当該微小ダストに敏感
な工程に応用する場合には有効な手段となる。
程終了識別用のマーク領域をシリコンウエハー表面の半
導体装置を作り付ける面と同一面内に設けた例について
説明したが、勿論ウエハーの裏面（半導体装置を作り付
ける面と逆の面）に当該工程終了識別用のマーク領域を
設けることも可能である。シリコンウエハー裏面に設け
ることにより、ウエハー表面における半導体装置の作り
付け可能面積が拡大される。またレーザ光線による工程
終了識別マークを焼き付ける際に発生するシリコンの微
小ダスト等が半導体装置の表面に付着することによる悪
影響を軽減することができ、特に当該微小ダストに敏感
な工程に応用する場合には有効な手段となる。
【００１８】更に、上記の本発明による実施例では単純
な識別マークを焼き付ける方法にて説明したが、バーコ
ード等の複雑な識別マークを用いることも可能であり、
その場合には、各工程処理の完／未完の情報だけでな
く、イオン注入量や熱処理時間等の処理条件や各工程が
正常に行われたかどうかの情報、警告情報等も焼き付け
ることが可能になり、応用範囲の拡大が可能になる。
な識別マークを焼き付ける方法にて説明したが、バーコ
ード等の複雑な識別マークを用いることも可能であり、
その場合には、各工程処理の完／未完の情報だけでな
く、イオン注入量や熱処理時間等の処理条件や各工程が
正常に行われたかどうかの情報、警告情報等も焼き付け
ることが可能になり、応用範囲の拡大が可能になる。
【００１９】本発明の実施例説明にあたっては、Ｎチャ
ネルシリコンゲートプロセスの場合につき説明している
が、本発明の範囲は当該プロセスに限定されるものでは
なく、他の半導体製造プロセスにおける製造工程、或は
製造装置に適用可能であり、また工程終了識別マークの
形状、及び位置についても本発明の範囲を制限するもの
でない。
ネルシリコンゲートプロセスの場合につき説明している
が、本発明の範囲は当該プロセスに限定されるものでは
なく、他の半導体製造プロセスにおける製造工程、或は
製造装置に適用可能であり、また工程終了識別マークの
形状、及び位置についても本発明の範囲を制限するもの
でない。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体装置の製造工程における作業ミスを防止し
得る半導体製造装置を提供することができ、製造工程に
おける不良率の低減を可能ならしめるものである。
れば、半導体装置の製造工程における作業ミスを防止し
得る半導体製造装置を提供することができ、製造工程に
おける不良率の低減を可能ならしめるものである。
【図１】本発明による第１の実施例を説明するための図
である。
である。
【図２】本発明による半導体製造装置の概念を説明する
ための図である。
ための図である。
【図３】本発明による第２の実施例を説明するための図
である。
である。
【図４】一般的なＮチャネルシリコンゲートプロセスの
工程断面図である。
工程断面図である。
【図５】一般的なＮチャネルシリコンゲートプロセスの
工程断面図である。
工程断面図である。
【図６】図４，５の工程のフローチャートである。
【図７】工程ミス（ボロン注入ミス）が発生した場合の
フローチャートである。
フローチャートである。
【図８】図７の工程ミスが発生した場合の断面構造図で
ある。
ある。
【図９】工程ミス（ボロンの２重注入）が発生した場合
のフローチャートである。
のフローチャートである。
【図１０】図９の工程ミスが発生した場合の断面構造図
である。
である。
【図１１】４ＭＤＲＡＭにおける派生品の製造方法を説
明するための概念図である。
明するための概念図である。
【図１２】図１１の方法を具体的に示したフローチャー
トである。
トである。
２０１ シリコンウエハー ２０１ 半導体装置 ２０３ 完了工程識別用マーク領域 ２０４ 識別マーク ２０５ 識別マーク自動判読部分 ２０６ 識別マーク焼き付け部分 ３０２ 半導体装置 ３０３ 完了工程識別用マーク領域
Claims (2)
- 【請求項１】 半導体ウエハー表面に少なくともひとつ
以上の半導体装置を作り付けるための複数の製造工程を
有する半導体装置の製造方法において用いられる半導体
製造装置であって、少なくとも上記製造工程のひとつの
処理を行う製造装置において、当該処理が完了したこと
を示す識別マークを上記半導体ウエハー表面又は裏面に
レーザ光線により焼き付ける手段と、前工程にて焼き付
けられた識別マークを認識し、前工程が正しく終了して
いることを判別する手段とを有することを特徴とする半
導体製造装置。 - 【請求項２】 半導体ウエハー表面に少なくともひとつ
以上の半導体装置を作り付けるための複数の製造工程を
有する半導体装置の製造方法であって、更に製造工程途
中で枝別れをさせることにより、複数の異なる仕様を実
現することを目的とした製造工程を有する半導体装置の
製造方法において用いられる半導体製造装置であって、
少なくとも上記枝別れした製造工程のひとつの処理を行
う製造装置において、分岐した当該工程が完了したこと
を示す識別マークを上記半導体ウエハー表面又は裏面に
レーザ光線により焼き付ける手段と、前工程にて焼き付
けられた識別マークを認識し、前工程が正しく終了して
いることを判別する手段とを有することを特徴とする半
導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15861893A JPH0722301A (ja) | 1993-06-29 | 1993-06-29 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15861893A JPH0722301A (ja) | 1993-06-29 | 1993-06-29 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722301A true JPH0722301A (ja) | 1995-01-24 |
Family
ID=15675651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15861893A Pending JPH0722301A (ja) | 1993-06-29 | 1993-06-29 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722301A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6923441B2 (en) | 2003-02-07 | 2005-08-02 | Dragon Co. Ltd. | Symbol display device for game machine |
| US6988731B2 (en) | 2003-03-19 | 2006-01-24 | Dragon Co., Ltd. | Symbol display device for game machine |
| WO2010113584A1 (ja) * | 2009-03-31 | 2010-10-07 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-06-29 JP JP15861893A patent/JPH0722301A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6923441B2 (en) | 2003-02-07 | 2005-08-02 | Dragon Co. Ltd. | Symbol display device for game machine |
| US6988731B2 (en) | 2003-03-19 | 2006-01-24 | Dragon Co., Ltd. | Symbol display device for game machine |
| WO2010113584A1 (ja) * | 2009-03-31 | 2010-10-07 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP2010238948A (ja) * | 2009-03-31 | 2010-10-21 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US9059225B2 (en) | 2009-03-31 | 2015-06-16 | Semiconductor Components Industries, Llc | Semiconductor device and the method of manufacturing the same |
| US9607897B2 (en) | 2009-03-31 | 2017-03-28 | Semiconductor Components Industries, Llc | Semiconductor device and method for manufacturing the same |
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