JPH07211789A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07211789A JPH07211789A JP6007508A JP750894A JPH07211789A JP H07211789 A JPH07211789 A JP H07211789A JP 6007508 A JP6007508 A JP 6007508A JP 750894 A JP750894 A JP 750894A JP H07211789 A JPH07211789 A JP H07211789A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 この発明は、ｐ+ 拡散層、ｎ+ 拡散層を形成
するに際し、プロセス低温化による接合リーク電流の増
大を防ぐと共に、工程数を削減することを目的とする。 【構成】 ｐ+ 拡散層８、９となる領域にｐ型イオン不
純物としてＢＦ2 +を用い、注入エネルギー２０ないし３
０ｋｅＶ、ドーズ量３×１０15ないし５×１０15ｃｍ-2
でイオン注入すると共に、ｎ+ 拡散層１１、１２となる
領域にｎ型のイオン不純物としてＡｓ+ を用い、注入エ
ネルギー５０ないし６０ｋｅＶ、ドーズ量３×１０15な
いし６×１０15ｃｍ-2でイオン注入した後、８５０℃以
下の温度で熱処理を行い、ｐ+ 拡散層８、９およびｎ+
拡散層１１、１２を同時に活性化する。
するに際し、プロセス低温化による接合リーク電流の増
大を防ぐと共に、工程数を削減することを目的とする。 【構成】 ｐ+ 拡散層８、９となる領域にｐ型イオン不
純物としてＢＦ2 +を用い、注入エネルギー２０ないし３
０ｋｅＶ、ドーズ量３×１０15ないし５×１０15ｃｍ-2
でイオン注入すると共に、ｎ+ 拡散層１１、１２となる
領域にｎ型のイオン不純物としてＡｓ+ を用い、注入エ
ネルギー５０ないし６０ｋｅＶ、ドーズ量３×１０15な
いし６×１０15ｃｍ-2でイオン注入した後、８５０℃以
下の温度で熱処理を行い、ｐ+ 拡散層８、９およびｎ+
拡散層１１、１２を同時に活性化する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にイオン注入により浅い接合のソース、ド
レイン領域を形成するＣＭＯＳの製造方法に関する。
法に関し、特にイオン注入により浅い接合のソース、ド
レイン領域を形成するＣＭＯＳの製造方法に関する。
【０００２】
【従来の技術】イオン注入の優れた制御性、特に不純物
の濃度を０．１ｐｐｍから１０％程度までの広い範囲に
わたって精密に制御し得る利点を活かして、最近のＬＳ
Ｉ製造においては不純物のドーピング工程にイオン注入
が多く用いられている。そして、ＬＳＩの高集積化に伴
い、イオン注入分布を浅くすると共に、アニール（活性
化、欠陥除去）に伴う熱拡散等の抑制のため、プロセス
全体の低温化が必要となってきている。ソース、ドレイ
ン領域に代表されるｐ+ 拡散層、ｎ+ 拡散層の形成に関
して見ても、接合深さ（Ｘｊ）を浅くするため、あるい
は他のプロセスとの適合のため、注入エネルギーの低下
と並び、活性化温度の低下は重要な課題となっている。
の濃度を０．１ｐｐｍから１０％程度までの広い範囲に
わたって精密に制御し得る利点を活かして、最近のＬＳ
Ｉ製造においては不純物のドーピング工程にイオン注入
が多く用いられている。そして、ＬＳＩの高集積化に伴
い、イオン注入分布を浅くすると共に、アニール（活性
化、欠陥除去）に伴う熱拡散等の抑制のため、プロセス
全体の低温化が必要となってきている。ソース、ドレイ
ン領域に代表されるｐ+ 拡散層、ｎ+ 拡散層の形成に関
して見ても、接合深さ（Ｘｊ）を浅くするため、あるい
は他のプロセスとの適合のため、注入エネルギーの低下
と並び、活性化温度の低下は重要な課題となっている。
【０００３】しかし、拡散層の活性化温度を下げると、
残留欠陥増大によるリーク電流発生の問題が発生する。
すなわち、高温活性化時には消滅してしまう転位ループ
等の注入起因の欠陥が、低温熱処理のために十分に消滅
させることができず、熱処理後も拡散層に結晶欠陥が存
在し、リーク電流の発生要因となるからである。
残留欠陥増大によるリーク電流発生の問題が発生する。
すなわち、高温活性化時には消滅してしまう転位ループ
等の注入起因の欠陥が、低温熱処理のために十分に消滅
させることができず、熱処理後も拡散層に結晶欠陥が存
在し、リーク電流の発生要因となるからである。
【０００４】これは、特に、ヒ素（Ａｓ+ ）イオン注入
により形成されるｎ+ 拡散層の場合顕著である。そこ
で、通常ｎ+ 拡散層の活性化は、ｐ+ 拡散層の熱処理温
度よりも高い９００〜９５０℃の温度で処理され、ｐ+
拡散層は、熱拡散防止の意味からより低い８００〜８５
０℃の温度で処理される。このため、両者を同時に熱処
理することはできず、ｐ+ 拡散層の形成温度でｎ+ 拡散
層を形成すれば、ｎ+ 拡散層のリーク電流の増大を招
き、一方、ｎ+ 拡散層の形成温度でｐ+ 拡散層を形成す
れば、ｐ+ 拡散層の熱拡散によるｐ+ 拡散層の接合深さ
（Ｘｊ）が増大するという問題があった。
により形成されるｎ+ 拡散層の場合顕著である。そこ
で、通常ｎ+ 拡散層の活性化は、ｐ+ 拡散層の熱処理温
度よりも高い９００〜９５０℃の温度で処理され、ｐ+
拡散層は、熱拡散防止の意味からより低い８００〜８５
０℃の温度で処理される。このため、両者を同時に熱処
理することはできず、ｐ+ 拡散層の形成温度でｎ+ 拡散
層を形成すれば、ｎ+ 拡散層のリーク電流の増大を招
き、一方、ｎ+ 拡散層の形成温度でｐ+ 拡散層を形成す
れば、ｐ+ 拡散層の熱拡散によるｐ+ 拡散層の接合深さ
（Ｘｊ）が増大するという問題があった。
【０００５】
【発明が解決しようとする課題】この発明は上述した従
来の問題点に鑑みてなされたものにして、ｐ+ 拡散層、
ｎ+ 拡散層を形成するに際し、プロセス低温化による接
合リーク電流の増大を防ぐと共に、工程数を削減するこ
とを目的とする。すなわち、この発明は、ｎ+ 拡散層を
含め、拡散層を低温で活性化し、且つ低リーク、低接合
深さ（Ｘｊ）を得ることを第１の目的とする。
来の問題点に鑑みてなされたものにして、ｐ+ 拡散層、
ｎ+ 拡散層を形成するに際し、プロセス低温化による接
合リーク電流の増大を防ぐと共に、工程数を削減するこ
とを目的とする。すなわち、この発明は、ｎ+ 拡散層を
含め、拡散層を低温で活性化し、且つ低リーク、低接合
深さ（Ｘｊ）を得ることを第１の目的とする。
【０００６】そして、この発明は、ｎ+ 拡散層の活性化
温度をｐ+ 拡散層の活性化温度に相当する低温にし、ｐ
+ 拡散層、ｎ+ 拡散層の同時活性化を可能にし、工程数
を削減することを第２の目的とする。
温度をｐ+ 拡散層の活性化温度に相当する低温にし、ｐ
+ 拡散層、ｎ+ 拡散層の同時活性化を可能にし、工程数
を削減することを第２の目的とする。
【０００７】
【課題を解決するための手段】この発明は、半導体基板
の所定領域に不純物を注入した後、熱処理により活性化
し、ソースおよびドレインとなるｐ+ 拡散層、ｎ+ 拡散
層を形成する半導体装置の製造方法であって、ｐ+ 拡散
層となる領域にｐ型のイオン不純物としてＢＦ2 +を用
い、注入エネルギー２０ないし３０ｋｅＶ、ドーズ量３
×１０15ないし５×１０15ｃｍ-2でイオン注入すると共
に、ｎ+ 拡散層となる領域にｎ型のイオン不純物として
Ａｓ+ を用い、注入エネルギー５０ないし６０ｋｅＶ、
ドーズ量３×１０15ないし６×１０15ｃｍ-2でイオン注
入した後、８５０℃以下の温度で熱処理を行い、ｐ+ 拡
散層およびｎ+ 拡散層を同時に活性化することを特徴と
する。
の所定領域に不純物を注入した後、熱処理により活性化
し、ソースおよびドレインとなるｐ+ 拡散層、ｎ+ 拡散
層を形成する半導体装置の製造方法であって、ｐ+ 拡散
層となる領域にｐ型のイオン不純物としてＢＦ2 +を用
い、注入エネルギー２０ないし３０ｋｅＶ、ドーズ量３
×１０15ないし５×１０15ｃｍ-2でイオン注入すると共
に、ｎ+ 拡散層となる領域にｎ型のイオン不純物として
Ａｓ+ を用い、注入エネルギー５０ないし６０ｋｅＶ、
ドーズ量３×１０15ないし６×１０15ｃｍ-2でイオン注
入した後、８５０℃以下の温度で熱処理を行い、ｐ+ 拡
散層およびｎ+ 拡散層を同時に活性化することを特徴と
する。
【０００８】また、この発明は、半導体基板の所定領域
に不純物を注入した後、熱処理により活性化し、ソース
およびドレインとなるｐ+ 拡散層、ｎ+ 拡散層を形成す
る半導体装置の製造方法であって、ｐ+ 拡散層となる領
域にｐ型イオン不純物としてＢ+ を用い、注入エネルギ
ー２５ないし１０ｋｅＶ、ドーズ量５×１０15ないし１
×１０16ｃｍ-2でイオン注入すると共に、ｎ+ 拡散層と
なる領域にｎ型のイオン不純物としてＡｓ+ を用い、注
入エネルギー５０ないし６０ｋｅＶ、ドーズ量３×１０
15ないし６×１０15ｃｍ-2でイオン注入した後、８５０
℃以下の温度で熱処理を行い、ｐ+ 拡散層およびｎ+ 拡
散層を同時に活性化することを特徴とする。
に不純物を注入した後、熱処理により活性化し、ソース
およびドレインとなるｐ+ 拡散層、ｎ+ 拡散層を形成す
る半導体装置の製造方法であって、ｐ+ 拡散層となる領
域にｐ型イオン不純物としてＢ+ を用い、注入エネルギ
ー２５ないし１０ｋｅＶ、ドーズ量５×１０15ないし１
×１０16ｃｍ-2でイオン注入すると共に、ｎ+ 拡散層と
なる領域にｎ型のイオン不純物としてＡｓ+ を用い、注
入エネルギー５０ないし６０ｋｅＶ、ドーズ量３×１０
15ないし６×１０15ｃｍ-2でイオン注入した後、８５０
℃以下の温度で熱処理を行い、ｐ+ 拡散層およびｎ+ 拡
散層を同時に活性化することを特徴とする。
【０００９】さらに、この発明は、シリコン単結晶半導
体基板の所定領域に不純物をイオン注入した後、熱処理
により活性化し、ソースおよびドレインとなるｐ+ 拡散
層、ｎ+ 拡散層を形成する半導体装置の製造方法であっ
て、上記ｐ+ 拡散層、ｎ+ 拡散層となる領域にＳｉある
いはＧｅをイオン注入し、上記領域部分の基板を非晶質
化した後、ｐ型のイオン不純物としてＢＦ2 +を用い、注
入エネルギー２０ないし３０ｋｅＶ、ドーズ量３×１０
15ないし５×１０15ｃｍ-2、ｎ型のイオン不純物として
Ａｓ+ を用い、注入エネルギー５０ないし６０ｋｅＶ、
ドーズ量３×１０15ないし６×１０15ｃｍ-2でそれぞれ
イオン注入し、ｐ+ 拡散層、ｎ+ 拡散層を形成し、その
後８５０℃以下の温度で熱処理を行い、ｐ+ 拡散層およ
びｎ+ 拡散層を同時に活性化することを特徴とする。
体基板の所定領域に不純物をイオン注入した後、熱処理
により活性化し、ソースおよびドレインとなるｐ+ 拡散
層、ｎ+ 拡散層を形成する半導体装置の製造方法であっ
て、上記ｐ+ 拡散層、ｎ+ 拡散層となる領域にＳｉある
いはＧｅをイオン注入し、上記領域部分の基板を非晶質
化した後、ｐ型のイオン不純物としてＢＦ2 +を用い、注
入エネルギー２０ないし３０ｋｅＶ、ドーズ量３×１０
15ないし５×１０15ｃｍ-2、ｎ型のイオン不純物として
Ａｓ+ を用い、注入エネルギー５０ないし６０ｋｅＶ、
ドーズ量３×１０15ないし６×１０15ｃｍ-2でそれぞれ
イオン注入し、ｐ+ 拡散層、ｎ+ 拡散層を形成し、その
後８５０℃以下の温度で熱処理を行い、ｐ+ 拡散層およ
びｎ+ 拡散層を同時に活性化することを特徴とする。
【００１０】また、半導体基板上に設けたポリシリコン
からなるゲート電極へ低抵抗化のために導入する不純物
を、上記ｐ+ 拡散層及びｎ+ 拡散層の形成の際のイオン
注入によりそれぞれ導入し、上記拡散層の活性化を同時
にゲート電極の熱処理を行うとよい。
からなるゲート電極へ低抵抗化のために導入する不純物
を、上記ｐ+ 拡散層及びｎ+ 拡散層の形成の際のイオン
注入によりそれぞれ導入し、上記拡散層の活性化を同時
にゲート電極の熱処理を行うとよい。
【００１１】
【作用】Ａｓ+ イオン注入により形成するｎ+ 拡散層の
活性化を行う時、リーク電流の発生はイオン注入の条件
により左右する。図３に示すように、Ａｓ+イオン注入
を５０ｋｅＶ以上の高エネルギーにて行うと、低温活性
化を行っても電流リークの発生が抑制できる。このよう
に、高エネルギー化のｎ+ 拡散層の形成により、活性化
温度をｐ+ 拡散層と同程度にまで下げてもリーク電流の
発生が抑制され、ｐ+ 拡散層とｎ+ 拡散層の活性化が同
時に行える。
活性化を行う時、リーク電流の発生はイオン注入の条件
により左右する。図３に示すように、Ａｓ+イオン注入
を５０ｋｅＶ以上の高エネルギーにて行うと、低温活性
化を行っても電流リークの発生が抑制できる。このよう
に、高エネルギー化のｎ+ 拡散層の形成により、活性化
温度をｐ+ 拡散層と同程度にまで下げてもリーク電流の
発生が抑制され、ｐ+ 拡散層とｎ+ 拡散層の活性化が同
時に行える。
【００１２】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１３】この発明は、前述したように、不純物のイ
オン注入および熱処理により、それぞれｐ+ 拡散層、ｎ
+ 拡散層からなるＣＭＯＳのソース、ドレイン領域を形
成するに当たり、ｎ+ 拡散層を５０ｋｅＶ以上の高エネ
ルギーでＡｓ+ をイオン注入することにより、ｐ+ 拡散
層の活性化温度と同程度の低温活性を行ってもリーク電
流の発生が抑制できるものである。
オン注入および熱処理により、それぞれｐ+ 拡散層、ｎ
+ 拡散層からなるＣＭＯＳのソース、ドレイン領域を形
成するに当たり、ｎ+ 拡散層を５０ｋｅＶ以上の高エネ
ルギーでＡｓ+ をイオン注入することにより、ｐ+ 拡散
層の活性化温度と同程度の低温活性を行ってもリーク電
流の発生が抑制できるものである。
【００１４】ところで、Ａｓ+ イオン注入により形成す
るｎ+ 拡散層の活性化を行うとき、従来は、９００℃以
上の温度で熱処理を加えれば特性上、特に問題は発生し
ないが、８５０℃以下の温度で熱処理を行うとリーク電
流が発生していた。そこで、この発明者は、熱処理によ
り発生するリーク電流とイオン注入条件について鋭意検
討したところ、リーク電流がイオン注入条件により、左
右されることを見いだした。すなわち、リーク電流にイ
オン注入条件の依存性を見い出した。図３にイオン注入
の際の注入エネルギーとリーク電流の関係を示す。この
図３から明らかなように、注入エネルギーの高エネルギ
ー化に伴って、リーク電流を９００℃の温度で活性化し
た時と同じレベルに抑制できることがわかる。
るｎ+ 拡散層の活性化を行うとき、従来は、９００℃以
上の温度で熱処理を加えれば特性上、特に問題は発生し
ないが、８５０℃以下の温度で熱処理を行うとリーク電
流が発生していた。そこで、この発明者は、熱処理によ
り発生するリーク電流とイオン注入条件について鋭意検
討したところ、リーク電流がイオン注入条件により、左
右されることを見いだした。すなわち、リーク電流にイ
オン注入条件の依存性を見い出した。図３にイオン注入
の際の注入エネルギーとリーク電流の関係を示す。この
図３から明らかなように、注入エネルギーの高エネルギ
ー化に伴って、リーク電流を９００℃の温度で活性化し
た時と同じレベルに抑制できることがわかる。
【００１５】一般に、ハーフμｍプロセス以降、接合深
さ（Ｘｊ）を０．２μｍ以下に押さえようとする場合、
Ａｓ+ のイオン注入は、そのイオン注入エネルギーを４
０ｋｅＶ以下に抑えて行われる。しかし、活性化温度を
下げることにより、熱拡散がほとんど起らず、その分注
入エネルギーを上げても結果的には低Ｘｊの接合を得る
ことができる。図４は注入エネルギーが４０、５０、６
０ｋｅＶでＡｓ+をイオン注入してｎ+ 拡散層を形成
し、その活性化の熱処理温度を８５０℃にした時と、注
入エネルギー４０ｋｅＶでＡｓ+をイオン注入してｎ+
拡散層を形成し、その活性化の熱処理温度を９００℃に
した時のそれぞれの接合深さに関する不純物濃度を測定
したものである。この図４により、４０ｋｅＶ、９００
℃の処理に比し、５０ｋｅＶ、８５０℃の処理はより浅
い不純物濃度の分布が得ることができることがわかる。
さ（Ｘｊ）を０．２μｍ以下に押さえようとする場合、
Ａｓ+ のイオン注入は、そのイオン注入エネルギーを４
０ｋｅＶ以下に抑えて行われる。しかし、活性化温度を
下げることにより、熱拡散がほとんど起らず、その分注
入エネルギーを上げても結果的には低Ｘｊの接合を得る
ことができる。図４は注入エネルギーが４０、５０、６
０ｋｅＶでＡｓ+をイオン注入してｎ+ 拡散層を形成
し、その活性化の熱処理温度を８５０℃にした時と、注
入エネルギー４０ｋｅＶでＡｓ+をイオン注入してｎ+
拡散層を形成し、その活性化の熱処理温度を９００℃に
した時のそれぞれの接合深さに関する不純物濃度を測定
したものである。この図４により、４０ｋｅＶ、９００
℃の処理に比し、５０ｋｅＶ、８５０℃の処理はより浅
い不純物濃度の分布が得ることができることがわかる。
【００１６】このように、注入エネルギーの高エネルギ
ー化によりｎ+ 拡散層の活性化温度をｐ+ 拡散層の活性
化温度と同程度になるまで下げることができるため、ｐ
+ 拡散層、ｎ+ 拡散層の活性化が同時に行える。
ー化によりｎ+ 拡散層の活性化温度をｐ+ 拡散層の活性
化温度と同程度になるまで下げることができるため、ｐ
+ 拡散層、ｎ+ 拡散層の活性化が同時に行える。
【００１７】ここで、ｐ+ 拡散層、ｎ+ 拡散層の同時活
性化という点だけを考えた場合、この発明とは逆に、ｐ
+ 拡散層形成のためのイオン注入を極低エネルギーで行
い、ｎ+ 拡散層の活性化に適した高温処理で両層を同時
に活性化するという処理も考えられる。しかし、ｐ+ 拡
散層の熱拡散温度依存性は極めて大きく、ｎ+ 拡散層の
活性化に必要な９００℃の温度で熱処理を行うと、Ｘｊ
は注入エネルギーに依らず熱処理温度だけでほぼ決まっ
てしまい、浅い接合を行うことが困難になり、適した方
法とは言えない。
性化という点だけを考えた場合、この発明とは逆に、ｐ
+ 拡散層形成のためのイオン注入を極低エネルギーで行
い、ｎ+ 拡散層の活性化に適した高温処理で両層を同時
に活性化するという処理も考えられる。しかし、ｐ+ 拡
散層の熱拡散温度依存性は極めて大きく、ｎ+ 拡散層の
活性化に必要な９００℃の温度で熱処理を行うと、Ｘｊ
は注入エネルギーに依らず熱処理温度だけでほぼ決まっ
てしまい、浅い接合を行うことが困難になり、適した方
法とは言えない。
【００１８】次に、この発明の具体的実施例につき、図
１を参照して説明する。
１を参照して説明する。
【００１９】図１（ａ）に示すように、ｐ型単結晶シリ
コン半導体基板１の所定領域に、ホウ素（Ｂ）および隣
（Ｐ）をそれぞれイオン注入し、熱処理による活性化を
行いｎウエル領域２およびｐウエル領域３を形成した
後、選択酸化法により素子分離領域となるフィールド酸
化膜４を形成する。然る後、ゲート酸化膜およびその上
にＣＶＤ法等によりポリシリコン膜を形成し、パターニ
ングを行い、ゲート電極５、６を形成する。そして、ｎ
チャネル用トランジスタ部分をレジスト７で被覆し、ゲ
ート電極５をマスクして、半導体基板１にｐ+ 不純物を
イオン注入し、ソースおよびドレイン領域となるｐ+ 拡
散層８、９を形成する。このイオン注入の条件は、注入
イオン種がＢＦ2 +、注入エネルギーが２０ｋｅＶ、注入
ドーズ量が３×１０15ｃｍ-2である。
コン半導体基板１の所定領域に、ホウ素（Ｂ）および隣
（Ｐ）をそれぞれイオン注入し、熱処理による活性化を
行いｎウエル領域２およびｐウエル領域３を形成した
後、選択酸化法により素子分離領域となるフィールド酸
化膜４を形成する。然る後、ゲート酸化膜およびその上
にＣＶＤ法等によりポリシリコン膜を形成し、パターニ
ングを行い、ゲート電極５、６を形成する。そして、ｎ
チャネル用トランジスタ部分をレジスト７で被覆し、ゲ
ート電極５をマスクして、半導体基板１にｐ+ 不純物を
イオン注入し、ソースおよびドレイン領域となるｐ+ 拡
散層８、９を形成する。このイオン注入の条件は、注入
イオン種がＢＦ2 +、注入エネルギーが２０ｋｅＶ、注入
ドーズ量が３×１０15ｃｍ-2である。
【００２０】続いて、図１（ｂ）に示すように、ｐチャ
ネル用トランジスタ部分をレジスト１０で被覆し、ｎ+
型不純物をイオン注入し、ｎチャネル用トランジスタの
ソースおよびドレイン領域となるｎ+ 拡散層１１、１２
を形成する。このイオン注入の条件は、注入イオン種が
Ａｓ+ 、注入エネルギーが、従来より高エネルギーの５
０ｋｅＶ、注入ドーズ量が６×１０15ｃｍ-2である
ネル用トランジスタ部分をレジスト１０で被覆し、ｎ+
型不純物をイオン注入し、ｎチャネル用トランジスタの
ソースおよびドレイン領域となるｎ+ 拡散層１１、１２
を形成する。このイオン注入の条件は、注入イオン種が
Ａｓ+ 、注入エネルギーが、従来より高エネルギーの５
０ｋｅＶ、注入ドーズ量が６×１０15ｃｍ-2である
【００２１】然る後、図１（ｃ）に示すように、８５０
℃の温度で３０分間、炉体アニールを行い活性化し、ｐ
チャネル用トランジスタのソース、ドレイン領域となる
ｐ+拡散層８、９およびｎチャネル用トランジスタのソ
ース、ドレイン領域となるｎ+ 拡散層１１、１２を形成
する。
℃の温度で３０分間、炉体アニールを行い活性化し、ｐ
チャネル用トランジスタのソース、ドレイン領域となる
ｐ+拡散層８、９およびｎチャネル用トランジスタのソ
ース、ドレイン領域となるｎ+ 拡散層１１、１２を形成
する。
【００２２】このようにして、形成したｐ+ 拡散層８、
９、ｎ+ 拡散層１１、１２の接合位置は、ｐ+ 拡散層
８、９は０．１８μｍ、ｎ+ 拡散層１１、１２は０．１
８μｍであり、ｐ+ 拡散層、ｎ+ 拡散層の同時活性化と
浅い接合（Ｘｊ）が得られる。
９、ｎ+ 拡散層１１、１２の接合位置は、ｐ+ 拡散層
８、９は０．１８μｍ、ｎ+ 拡散層１１、１２は０．１
８μｍであり、ｐ+ 拡散層、ｎ+ 拡散層の同時活性化と
浅い接合（Ｘｊ）が得られる。
【００２３】尚、上述した実施例においては、ｐ+ 拡散
層形成のためのイオン注入のイオン種としてＢＦ2 +を用
いたが、ＢＦ2 +の代りにＢ+ を用いてもよい。このＢ+
のイオン注入を行う場合には、浅い接合を得るためには
１０ｋｅＶ以下の極低エネルギーで注入を行えば良い。
ただし、極低エネルギーで注入を行うと、注入装置によ
っては、スループットが低下し、実用上問題となる場合
があるが、フッ素（Ｆ）が混入しないため、これによる
欠陥発生の増大、活性化率の低下という問題が抑制でき
る。
層形成のためのイオン注入のイオン種としてＢＦ2 +を用
いたが、ＢＦ2 +の代りにＢ+ を用いてもよい。このＢ+
のイオン注入を行う場合には、浅い接合を得るためには
１０ｋｅＶ以下の極低エネルギーで注入を行えば良い。
ただし、極低エネルギーで注入を行うと、注入装置によ
っては、スループットが低下し、実用上問題となる場合
があるが、フッ素（Ｆ）が混入しないため、これによる
欠陥発生の増大、活性化率の低下という問題が抑制でき
る。
【００２４】次に、この発明の第２実施例につき、図２
に従い説明する。
に従い説明する。
【００２５】図２（ａ）に示すように、前述の実施例と
同様に半導体基板１に、ｎウエル領域２、ｐウエル領域
３、フィールド酸化膜４、ゲート電位５、６を形成した
後、ゲート電極５、６をマスクとして、ｐ+ 拡散層、ｎ
+ 拡散層の形成のためのイオン注入を行う前に、Ｓｉ+
またはＧｅ+ イオンの中性イオンをイオン注入し、ｐ+
拡散層、ｎ+ 拡散層を形成する領域を非晶質化する。こ
のイオン注入条件は、イオン種としてＳｉ+ イオンを用
いる場合には、注入エネルギーが１５０ｋｅＶ、注入ド
ース量が３×１０15ｃｍ-2、また、イオン種としてＧｅ
+ イオンを用いる場合には、注入エネルギーが１５０ｋ
ｅＶ、注入ドーズ量が５×１０14〜１×１０15ｃｍ-2で
ある。この条件によって、イオン注入を行うことによ
り、基板表面より０．３μｍ程度の深さまで非晶質化し
た領域１３、１３、１４、１４が形成される。
同様に半導体基板１に、ｎウエル領域２、ｐウエル領域
３、フィールド酸化膜４、ゲート電位５、６を形成した
後、ゲート電極５、６をマスクとして、ｐ+ 拡散層、ｎ
+ 拡散層の形成のためのイオン注入を行う前に、Ｓｉ+
またはＧｅ+ イオンの中性イオンをイオン注入し、ｐ+
拡散層、ｎ+ 拡散層を形成する領域を非晶質化する。こ
のイオン注入条件は、イオン種としてＳｉ+ イオンを用
いる場合には、注入エネルギーが１５０ｋｅＶ、注入ド
ース量が３×１０15ｃｍ-2、また、イオン種としてＧｅ
+ イオンを用いる場合には、注入エネルギーが１５０ｋ
ｅＶ、注入ドーズ量が５×１０14〜１×１０15ｃｍ-2で
ある。この条件によって、イオン注入を行うことによ
り、基板表面より０．３μｍ程度の深さまで非晶質化し
た領域１３、１３、１４、１４が形成される。
【００２６】続いて、図２（ｄ）に示すように、ｎチャ
ネル用トランジスタ部分をレジスト７で被覆し、ゲート
電極５をマスクとして、非晶質化した領域１３、１３に
ｐ+イオン注入を行う。この注入条件は、前述の実施例
と同じく、イオン種がＢＦ2 +、注入エネルギーが２０ｋ
ｅＶ、注入ドーズ量が３×１０15ｃｍ-2である。
ネル用トランジスタ部分をレジスト７で被覆し、ゲート
電極５をマスクとして、非晶質化した領域１３、１３に
ｐ+イオン注入を行う。この注入条件は、前述の実施例
と同じく、イオン種がＢＦ2 +、注入エネルギーが２０ｋ
ｅＶ、注入ドーズ量が３×１０15ｃｍ-2である。
【００２７】引き続き、図２（ｃ）に示すように、ｐチ
ャネル用トランジスタ部分をマスクとして、非晶質化し
た領域１４、１４にｎ+ イオン注入を行う。この注入条
件は前述の実施例と同じくイオン種がＡｓ+ 、注入エネ
ルギーが５０ｋｅＶ、注入ドーズ量が６×１０15ｃｍ-2
である。
ャネル用トランジスタ部分をマスクとして、非晶質化し
た領域１４、１４にｎ+ イオン注入を行う。この注入条
件は前述の実施例と同じくイオン種がＡｓ+ 、注入エネ
ルギーが５０ｋｅＶ、注入ドーズ量が６×１０15ｃｍ-2
である。
【００２８】その後、温度８５０℃で３０分間炉体アニ
ールを行い、活性化し、ｐ+ 拡散層、ｎ+ 拡散層からな
るＣＭＯＳのソース、ドレイン領域がそれぞれ形成され
る。
ールを行い、活性化し、ｐ+ 拡散層、ｎ+ 拡散層からな
るＣＭＯＳのソース、ドレイン領域がそれぞれ形成され
る。
【００２９】このように形成することにより、ｐ+ 拡散
層８、９の接合位置は０．１７μｍとなり、第１の実施
例より、Ｘｊを浅くできる。又、欠陥発生位置は０．３
μｍ程度と深く、リーク電流はより低減できる。
層８、９の接合位置は０．１７μｍとなり、第１の実施
例より、Ｘｊを浅くできる。又、欠陥発生位置は０．３
μｍ程度と深く、リーク電流はより低減できる。
【００３０】このように、ｐ+ 拡散層８、９とｎ+ 拡散
層１１、１２のイオン注入前に、その領域を非晶質化す
ることにより、ｐ+ イオン不純物及びｎ+ イオン不純物
をイオン注入するときのチャネリングが防止され、より
浅い分布が形成できると共に、残留欠陥発生位置が抑制
できる。すなわち、リーク電流の発生増大に最も寄与す
る欠陥発生箇所は注入時の表面非晶質層と単結晶基板と
の界面近傍位置であるが、非晶質化層を十分厚く（深
く）形成すれば、欠陥発生位置が接合面と離れ、リーク
電流の発生が抑制できる。
層１１、１２のイオン注入前に、その領域を非晶質化す
ることにより、ｐ+ イオン不純物及びｎ+ イオン不純物
をイオン注入するときのチャネリングが防止され、より
浅い分布が形成できると共に、残留欠陥発生位置が抑制
できる。すなわち、リーク電流の発生増大に最も寄与す
る欠陥発生箇所は注入時の表面非晶質層と単結晶基板と
の界面近傍位置であるが、非晶質化層を十分厚く（深
く）形成すれば、欠陥発生位置が接合面と離れ、リーク
電流の発生が抑制できる。
【００３１】この実施例においても、前述した実施例と
同様に、ｐ+ 拡散層形成のためのイオン注入のイオン種
としてＢＦ2 +の代りにＢ+ を用いてもよい。
同様に、ｐ+ 拡散層形成のためのイオン注入のイオン種
としてＢＦ2 +の代りにＢ+ を用いてもよい。
【００３２】上述した各実施例において、ｐ、ｎウエル
領域２、３、フィールド酸化膜４を形成し、ゲート酸化
膜を形成した後、ＣＶＤ法でポリシコンを２０００Å堆
積した後、パターニングを行いゲート電極４、５を形成
している。そして、このゲート電極４、５の低抵抗化の
ためにポリシリコン内に不純物を導入する必要がある。
このポリシリコンの不純物を、ｐ+ 拡散層、ｎ+ 拡散層
を形成する際の不純物を用いて、ポリシリコンの不純物
導入を行うことができる。すなわち、前述した図１
（ａ）〜（ｃ）および図２（ｂ）〜（ｄ）の工程を行う
ことで、ｐ+ 拡散層、ｎ+ 拡散層のそれぞれの形成とゲ
ート電極４、５の不純物導入と活性化を同時に行うこと
ができるので、工程が大幅に短縮できる。従って、ゲー
ト電極５には低抵抗化のための不純物として、Ｂ+ また
はＢＦ2 +が、ゲート電極６には、低抵抗化の不純物とし
て、Ａｓ+ がそれぞれ注入されることになる。
領域２、３、フィールド酸化膜４を形成し、ゲート酸化
膜を形成した後、ＣＶＤ法でポリシコンを２０００Å堆
積した後、パターニングを行いゲート電極４、５を形成
している。そして、このゲート電極４、５の低抵抗化の
ためにポリシリコン内に不純物を導入する必要がある。
このポリシリコンの不純物を、ｐ+ 拡散層、ｎ+ 拡散層
を形成する際の不純物を用いて、ポリシリコンの不純物
導入を行うことができる。すなわち、前述した図１
（ａ）〜（ｃ）および図２（ｂ）〜（ｄ）の工程を行う
ことで、ｐ+ 拡散層、ｎ+ 拡散層のそれぞれの形成とゲ
ート電極４、５の不純物導入と活性化を同時に行うこと
ができるので、工程が大幅に短縮できる。従って、ゲー
ト電極５には低抵抗化のための不純物として、Ｂ+ また
はＢＦ2 +が、ゲート電極６には、低抵抗化の不純物とし
て、Ａｓ+ がそれぞれ注入されることになる。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、接合リーク電流の発生を抑制しつつ、プロセスの低
温化が可能となり、ｐ+ 層／ｎ+ 層の同時活性化が行
え、工程の短縮が図れる。
ば、接合リーク電流の発生を抑制しつつ、プロセスの低
温化が可能となり、ｐ+ 層／ｎ+ 層の同時活性化が行
え、工程の短縮が図れる。
【００３４】また、ｐ+ 拡散層／ｎ+ 拡散層を形成する
領域を予め、非晶質化することでより浅く、低リークの
接合が得ることができる。
領域を予め、非晶質化することでより浅く、低リークの
接合が得ることができる。
【００３５】更に、ゲート電極への低抵抗化のための不
純物導入をｐ+ 層およびｎ+ 層のイオン注入と同時に行
えば、ゲート電極形成を含めてより工程の短縮化が図れ
る。
純物導入をｐ+ 層およびｎ+ 層のイオン注入と同時に行
えば、ゲート電極形成を含めてより工程の短縮化が図れ
る。
【図１】この発明の第１実施例を工程別に示す模式的断
面図である。
面図である。
【図２】この発明の第２実施例を工程別に示す模式的断
面図である。
面図である。
【図３】イオン注入エネルギーとリーク電流との関係を
示す特性図である。
示す特性図である。
【図４】イオン注入エネルギーと熱処理温度に対する不
純物濃度の分布を示す特性図である。
純物濃度の分布を示す特性図である。
１ シリコン単結晶半導体基板 ２ ｎウエル領域 ３ ｐウエル領域 ４ フィールド酸化膜 ５、６ ゲート電極 ８、９ ｐ+ 拡散層 １１、１２ ｎ+ 拡散層 １３、１４ 非晶質領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、この発明は、半導体基板の所定領域
に不純物を注入した後、熱処理により活性化し、ソース
およびドレインとなるｐ+ 拡散層、ｎ+ 拡散層を形成す
る半導体装置の製造方法であって、ｐ+ 拡散層となる領
域にｐ型イオン不純物としてＢ+ を用い、注入エネルギ
ー１０ｋｅＶ以下、ドーズ量５×１０15ないし１×１０
16ｃｍ-2でイオン注入すると共に、ｎ+ 拡散層となる領
域にｎ型のイオン不純物としてＡｓ+ を用い、注入エネ
ルギー５０ないし６０ｋｅＶ、ドーズ量３×１０15ない
し６×１０15ｃｍ-2でイオン注入した後、８５０℃以下
の温度で熱処理を行い、ｐ+ 拡散層およびｎ+ 拡散層を
同時に活性化することを特徴とする。
に不純物を注入した後、熱処理により活性化し、ソース
およびドレインとなるｐ+ 拡散層、ｎ+ 拡散層を形成す
る半導体装置の製造方法であって、ｐ+ 拡散層となる領
域にｐ型イオン不純物としてＢ+ を用い、注入エネルギ
ー１０ｋｅＶ以下、ドーズ量５×１０15ないし１×１０
16ｃｍ-2でイオン注入すると共に、ｎ+ 拡散層となる領
域にｎ型のイオン不純物としてＡｓ+ を用い、注入エネ
ルギー５０ないし６０ｋｅＶ、ドーズ量３×１０15ない
し６×１０15ｃｍ-2でイオン注入した後、８５０℃以下
の温度で熱処理を行い、ｐ+ 拡散層およびｎ+ 拡散層を
同時に活性化することを特徴とする。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｎ
Claims (4)
- 【請求項１】 半導体基板の所定領域に不純物を注入し
た後、熱処理により活性化し、ソースおよびドレインと
なるｐ+ 拡散層、ｎ+ 拡散層を形成する半導体装置の製
造方法であって、ｐ+ 拡散層となる領域にｐ型イオン不
純物としてＢＦ2 +を用い、注入エネルギー２０ないし３
０ｋｅＶ、ドーズ量３×１０15ないし５×１０15ｃｍ-2
でイオン注入すると共に、ｎ+ 拡散層となる領域にｎ型
イオン不純物としてＡｓ+ を用い、注入エネルギー５０
ないし６０ｋｅＶ、ドーズ量３×１０15ないし６×１０
15ｃｍ-2でイオン注入した後、８５０℃以下の温度で熱
処理を行い、ｐ+ 拡散層およびｎ+ 拡散層を同時に活性
化することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の所定領域に不純物を注入し
た後、熱処理により活性化し、ソースおよびドレインと
なるｐ+ 拡散層、ｎ+ 拡散層を形成する半導体装置の製
造方法であって、ｐ+ 拡散層となる領域にｐ型イオン不
純物としてＢ+ を用い、注入エネルギー２５ないし１０
ｋｅＶ、ドーズ量５×１０15ないし１×１０16ｃｍ-2で
イオン注入すると共に、ｎ+ 拡散層となる領域にｎ型イ
オン不純物としてＡｓ+ を用い、注入エネルギー５０な
いし６０ｋｅＶ、ドーズ量３×１０15ないし６×１０15
ｃｍ-2でイオン注入した後、８５０℃以下の温度で熱処
理を行い、ｐ+ 拡散層およびｎ+ 拡散層を同時に活性化
することを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン単結晶半導体基板の所定領域に
不純物をイオン注入した後、熱処理により活性化し、ソ
ースおよびドレインとなるｐ+ 拡散層、ｎ+拡散層を形
成する半導体装置の製造方法であって、上記ｐ+ 拡散
層、ｎ+ 拡散層となる領域にＳｉあるいはＧｅをイオン
注入し、上記領域部分の基板を非晶質化した後、ｐ型イ
オン不純物としてＢＦ2 +を用い、注入エネルギー２０な
いし３０ｋｅＶ、ドーズ量３×１０15ないし５×１０15
ｃｍ-2、ｎ型イオン不純物としてＡｓ+ を用い、注入エ
ネルギー５０ないし６０ｋｅＶ、ドーズ量３×１０15な
いし６×１０15ｃｍ-2で上記領域部分にそれぞれイオン
注入しｐ+ 拡散層、ｎ+ 拡散層を形成し、その後８５０
℃以下の温度で熱処理を行い、ｐ+ 拡散層およびｎ+ 拡
散層を同時に活性化することを特徴とする半導体装置の
製造方法。 - 【請求項４】 半導体基板上に設けたポリシリコンから
なるゲート電極へ低抵抗化のために導入する不純物を、
上記ｐ+ 拡散層及びｎ+ 拡散層の形成の際のイオン注入
によりそれぞれ導入し、上記拡散層の活性化を同時にゲ
ート電極の熱処理を行うことを特徴とする請求項１また
は３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007508A JPH07211789A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007508A JPH07211789A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211789A true JPH07211789A (ja) | 1995-08-11 |
Family
ID=11667736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007508A Pending JPH07211789A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211789A (ja) |
-
1994
- 1994-01-27 JP JP6007508A patent/JPH07211789A/ja active Pending
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